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查看: 3247|回复: 3

[讨论] 问:DAC中时钟的走线问题 cadence下

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发表于 2011-6-2 21:47:31 | 显示全部楼层 |阅读模式

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最近在做电流舵型DAC,可是在做后仿的时候遇到了问题,是这样的,就是时钟信号会耦合到衬底,而衬底又耦合到模拟输出,直接导致模拟输出有很大的毛刺,根本不能用,而且一切隔离的措施貌似都没有效果,例如加一些隔离环,隔离墙之类的。所以请教各位都是怎么对待这个的,谢谢了,本人用的是cadence,spectre仿真
发表于 2011-6-3 10:41:32 | 显示全部楼层
你确信是衬底耦合?
如果真是,衬底的阻抗太高了,多放点衬底连线
 楼主| 发表于 2011-6-4 18:39:05 | 显示全部楼层
回复 2# vdslafe


   是这样的,我仿真以后进入calibre查看寄生电容的端电压,发现时钟对衬底的电容其衬底端会有随时钟变化的波形,而这个波形又会通过其他对衬底的寄生电容耦合到模拟信号线上去.
发表于 2011-6-5 04:57:48 | 显示全部楼层
Cgd 耦合要比衬底耦合要容易吧
多放点衬底contact 就好了,难道你衬底是浮动的?
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