verilog A无法提取网表

dk.peng · 发表于 2011-5-25 15:04:22

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各位大虾，小弟在做ADC，想用verilogA写一个小程序将仿真数据弄到matlab里面分析，
遇到了一个问题，我编的verilogA文件在仿真的时候不能生成网标，请问这是怎么回事啊？
有做过的大侠请不吝赐教，小弟感激不尽！长期守候！

xjqxjq28007 · 发表于 2011-5-25 15:55:31

你可以尝试吧veriloga的内容单独放在一个文件里面，然后再主网标里面用相应的语句加进去试一下，只要格式对的话，手动添加也可以吧，

dk.peng · 发表于 2011-5-25 16:34:01

回复 2# xjqxjq28007

verilogA我已经编好了一个最简单的测试文件，只有一个输入和一个输出，我把symbol调出来仿真一下性能，结果无法提取网表，大侠可否加qq看帮忙看一下截图，我现在卡在这里没有办法继续后面的工作，非常棘手，多谢了！

hzqziggy · 发表于 2011-5-25 23:28:29

在ade的setup菜单里有个environment选项，点开之后写上你那个veriloga的view类型，应该就是"veriloga"

写好之后再提取一下网标试试。

dk.peng · 发表于 2011-5-26 11:24:43

本帖最后由 dk.peng 于 2011-5-26 12:54 编辑

多谢各位，小弟已经搞定了

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