verilog错误

yulizi

module data128x10(
                    addr,
                    clk,
                    dout);//synthesis black_box
      input[2:0] addr;
      input clk;
      output [9:0] dout;
      //synopsys translate_off
         BLKMEMSP_V4_0 #(
            3,//c_adde_width
            "0",//c_default_data
            8,//c_depth
            0,//c_enable_rlocs
            0,//c_has_default_data
            0,//c_has_din
            0,//c_has_en
            0,//c_has_limit_data_pitch
            0,//c_has_nd
            0,//c_has_rdy
            0,//c_has_rfd
            0,//c_has_sinit
            0,//c_has_we
            18,//c_limit_data_pitch
            "data128x10.mif",//c_mem_ini_file
            0,//c_pipe_stages
            0,//c_reg_inputs
            "0",//c_sinit_value
            10,//c_width
            0,//c_write_mode
            "0",//c_ybottom_addr
            1,//c_yclk_is_rising
            1,//c_yen_is_high
            "hierarchy1",//c_yhierarchy
            0,//c_ymake_bmm
            "16kx1",//c_yprimitive_type
            1,//c_ysinit_is_high
            "1024",//c_ytop_addr
             0,//c_yuse_single_primitive
             1)//c_ywe_is_high
inst(
             .ADDR(addr),
             .CLK(clk),
             .DOUT(dout)
             .DIN(),
             .EN(),
             .ND(),
             .RFD(),
             .RDY(),
             .SINIT(),
             .WE());
endmodule



Error (10224): verilog hdl syntax error at data128x10.v(52): experienced unexpected end-of-file -- translate_off synthesis directive must have matching translate_on synthesis directive
Error (10171): Verilog HDL syntax error at data128x10.v(52) near end of file ;  expecting "endmodule"

acgoal

//synopsys translate_off
和这个搭配的，在模块endmodule之前，应该有个// synopsys translate_on

yulizi

谢谢 通过了