[latch-based design] Pulsed_latch技术综述

llid · 发表于 2011-5-3 20:30:18

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大规模数字设计通常使用flip-flop作为时序电路，因为有完整成熟的flow。
latch－based design应用在一些高性能的半定制化设计中，有面积小，功耗低，速度快的优点，缺点是难于时序分析。
pulsed-latch 是使用特别窄的时钟脉冲作为latch的选通信号，和flip－flop时序模型相似，（脉冲窄到极限就相当于时钟沿）。
Synopsys和Cadence都有成熟的flow support，但只能达到功耗低的目的，大约省7％动态功耗。自己有实力建库的IC设计厂商有使用。
道理上pulsed－latch还应该可以省面积和提高速度，这应该需要设计厂商in－house的tool支持。
附件是韩国人的一篇相当于综述的论文，他们这个方面研究较多，近两年有多篇论文发表。

Pulsed-Latch Circuits, A New Dimension in ASIC Design.pdf (193.25 KB, 下载次数: 403 )