通信大2学生，刚入门FPGA，VHDL与Verilog哪个好？求教各位DX。。。。

iap3x3 · 发表于 2011-4-12 07:19:39

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本帖最后由 iap3x3 于 2011-4-14 06:37 编辑

通信大2学生，刚入门FPGA，求教各位DX。。。。VHDL与Verilog哪个好？现在哪个用得比较广，学习这门语言都有哪些书比较适合入门级的学生/麻烦各位DX介绍几本比较好的fpga和verilog的书！

我将真事隐去 · 发表于 2011-4-12 08:43:50

回复 1# iap3x3

语言没有好与不好之分，相比来说verilog用的多一些。学FPGA不只是学点语言，要学的有很多，比如器件，工具，时序，通用接口，协议~~，找本书看看，找个小项目做做，单独看verilog没有什么意思。

jackertja · 发表于 2011-4-12 08:46:41

老师教的好。

gongchengshi30 · 发表于 2011-4-12 16:53:26

2楼正解，建议Verilog，很多时候网表也是该格式。找一本设计的书即可，语法不用搞的太细，关键在电路设计和协议实现，毕竟HDL叫描述语言而不是编程语言。设计中前端综合工具、仿真工具以及实现工具都要掌握。

asyou · 发表于 2011-4-12 17:09:03

应该两个语言都要掌握吧，反正又不是特别复杂！

meijingguoyu · 发表于 2011-4-12 17:11:37

verilog吧

hustcer · 发表于 2011-4-12 20:33:41

回复 1# iap3x3
Verilog of course.
Because VerilogHDL is not only good for design but also also good for verification.
If you use VHDL to design the chip, you probably still need to learn Verilog to wrtie testbench.
Then you need to spend more time in learning language. This does not make sense.

bukubuku · 发表于 2011-4-13 16:32:21

你看看多数公司招聘要求就知道了。

edacw · 发表于 2011-4-13 17:47:39

当然是Verilog了

Guanming1234 · 发表于 2011-4-13 19:56:18

我们单位用Verilog的比较多！

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