关于dc综合中gate clk的设置

sdust.wwk · 发表于 2011-4-11 10:17:00

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在我的设计中用到了门控时钟，用来对三个子模块在不同情况下进行分配时钟。但是DC中我该如何设置gate_clk。
参考手册使用compile_ultra -gate_clock然后report_gate_clk并不能综合出门控时钟。求高人解答。谢谢

toad · 发表于 2011-4-11 17:08:53

1.library里是否有clkgate单元?
2.没有的话会用与门/或门+latch搭的

盗墓者 · 发表于 2011-4-11 17:40:27

set_clock_gating_check

sdust.wwk · 发表于 2011-4-12 14:35:41

回复 2# toad

谢谢，看到了综合结果是自动用的latch搭建的。对于门控时钟，在约束的时候，需要有什么设置。我看了一些例子，只是做了将clk设成dont_couch，但有书上说不能这么设置了，因为这样的话，dont——touch的终点在寄存器，会造成与门继承dont-touch，造成驱动匹配。请问这个应该怎么解决。非常感谢。同时求高人不吝赐教...

icfbicfb · 发表于 2011-4-12 16:36:48

最好用integrated clock gating cell（即ICG cell），用latch和and门搭的容易出现毛刺，
比较烦，

对于icg ，要进行set_clock_gating_check 检查，就是检查EN端和CLK端的时序关系，和setup检查类似，
EN端必须在clock到来之前稳定一段时间，

sdust.wwk · 发表于 2011-4-12 23:53:25

回复 5# icfbicfb

谢谢。只有这一个就行了吗，不需要latency。uncertainty什么的？或者其他都和非门控的一致？
关于可能生成低驱动与门的问题怎么解决。谢谢

rencj1979 · 发表于 2011-4-13 14:24:59

学习看看！

jingshuichen · 发表于 2011-5-10 16:43:24

学习中。。。

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