DC中multicycle的问题

xydsj · 发表于 2011-4-9 23:09:46

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DC中，如果两个clock是同步不同频的关系，请问需要怎么设置multicycle呢？
低频采高频，或者高频采低频，情况不一样的吧？
有没有什么通用的设置方式呢？

求牛人解答呀

wrhwindboy · 发表于 2011-4-10 09:03:31

我感觉你这两个是同步不同频的时钟，你只要设置了create_clock后把两个时钟的相位设定后就不需要设置multi_cycle了吧，mutlicycle我的感觉是对同一个时钟来说。不知道我说的对不对。还望大牛确任。好比你的乘法器你不能在一个周期内完成，如果要两个周期的话就要就要设multicycle了，但时钟还是一个。你这个如果说你的快慢时钟间是同步的关系，STA工具就会帮你分析的

fengqing1012 · 发表于 2011-4-11 19:23:06

multi_cycle是在两个寄存器之间组合逻辑太大，一个时钟周期完成不了，而又不想降低时钟频率的时候用的
DC会根据你设置的周期数来约束这两个寄存器之间的时序

[求助] DC中multicycle的问题

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