清华牛人喻学艺 博士论文——ΔΣ相位及延时锁定环中的 量化噪声抑制技术（关于PLL）

海之子306916

摘要
锁相环和延时锁定环是电路系统中分别负责信号产生和时序控制的基本电
路单元，并随着系统复杂度的提高，面临更加苛刻的指标要求。ΔΣ调制技术在
近年来备受关注，它使得锁相环和延时锁定环可以实现很高的分辨率，并提高
设计的灵活度。但它也带来量化噪声问题，若不加以充分抑制，将影响整体性
能。本论文针对时钟产生、频率综合、以及高速链路时序控制三个应用，主要
围绕量化噪声抑制问题，对ΔΣ锁相环以及ΔΣ延时锁定环完成了以下研究：
阐述了ΔΣ锁相环和ΔΣ延时锁定环的原理，讨论了量化噪声问题以及和环
路过采样率的关系，回顾了现有量化噪声抑制技术，讨论了它们的优缺点，并
从系统和电路角度分析了不同应用下的设计考虑，着重讨论了调制器不同参数
的选择，分析了高阶单环调制器的优点。
提出了一种混合型FIR噪声滤除技术。它具有如下特点：离散时间域工作，
对模拟失配不敏感，有助于提高线性度，额外硬件开销小，通过提供恒定
单位直流增益解决了现有数字FIR噪声滤除技术的噪声放大问题。
采用0.18μm CMOS工艺设计实现了一个环路过采样率仅为13.5的
1GHzΔΣ分数锁相环时钟产生器。测试结果表明，通过采用混合型FIR噪
声滤除技术对量化噪声加以整体抑制，可以将短期时钟抖动由24.4mUIrms
降为17.3mUIrms，与整数分频下的16.1mUIrms具有可比性。
采用0.18μm RF CMOS工艺设计实现了一个用于WCDMA/HSDPA的
2GHz频率综合器，并用移相技术减小分频器功耗。测试结果表明混合型FIR
噪声滤除技术可根据模版要求，对关键频偏处的量化噪声做全定制整形，
并使得高阶单环调制器可以用于低阶ΔΣ分数锁相环，改善整数边界杂散性能。
提出了类分数分频ΔΣ延时锁定环结构并采用0.18μm CMOS工艺设计实
现了一个0.4～1.6GHz原型ΔΣ延时锁定环。该结构通过使用分频器，使得调制
器、相位选择器以及电荷泵工作于低频，由此降低调制器功耗，避免相位选择
时的毛刺问题，减小电荷泵设计难度；分频后自动产生所需的多相信号，而不
需要为环路提供多相信号输入；可以基于低频调制实现小于1ps的时域分辨率。
关键词：锁相环；延时锁定环；ΔΣ调制；量化噪声；FIR滤波

发表的学术论文
[1]Yu X,Sun Y,Rhee W,Wang Z.An FIR-embedded noise filtering method
forΔΣfractional-N PLL clock generators.(已被Journal of Solid-State
Circuits录用.SCI源刊.将于2009年9月份发表.)
[2]Yu X,Sun Y,Rhee W,Ahn H,Park B,Wang Z.AΔΣfractional-N
synthesizer with customized noise shaping for WCDMA/HSDPA
applications.(已被Journal of Solid-State Circuits录用.SCI源刊.将于2009
年8月份发表.)
[3]Yu X,Rhee W,Wang Z,Lee J,Kim C.A 0.4-to-1.6 GHz low-OSRΔΣ
DLL with self-referenced multiphase generation.IEEE International Solid
State Circuits Conference.2009:398-399.(EI收录会议)
[4]Yu X,Sun Y,Zhang L,Rhee W,Wang Z.A 1GHz fractional-N PLL clock
generator with low-OSRΔΣmodulation and FIR-embedded noise filtering.
IEEE International Solid State Circuits Conference.2008:346-347&618.
(Silkroad Award,EI收录,检索号:083411472622.)
[5]Yu X,Sun Y,Rhee W,Wang Z,Ahn H,Park B.AΔΣfractional-N synthesizer
with customized noise shaping for WCDMA/HSDPA applications.IEEE
Custom Integrated Circuits Conference.2008:753-756.(AMD Student
Scholarship,EI收录,检索号:085211818377.)

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