从验证的角度，systemverilog和systemc谁更合适？

james.li2010

由于工作的原因，先后接触了sv和sc。谈不上深刻理解，勉强能编写验证平台并完成前端的功能验证流程。
对于两门语言，个人的理解：
    在EDA软件能完美综合TL层以上级别的系统描述之前，系统设计还是以RTL为主。sv比sc更加适合描述RTL级，并针对verilog描述的缺点强化了表达能力(如简化端口信号名)、消除综合歧义(如always块)，是下一代的主流设计语言。

这一点应该没有疑义，接下来主要讨论验证：
    1)相同点：从验证的角度，sv引入了基于可控随机的验证、断言、功能覆盖率等，EDA厂商联合推出了UVM方法学。上述功能sc也可以实现。

    2)不同点：如果使用sv，开发和验证团队可以采用同一种语言进行描述和沟通，效率会大幅提高。
                 如果使用sc，可以方便地实现软硬件协同验证(sv需要通过DPI调用C/C++？)。在强调SOC的今天，sc似乎更加应用。

问题是：目前业界的验证主流是什么，sv or sc？我看到的是sv，真实情况是这样吗？
    如果是，为什么EDA厂商更加看重sv？
    如果不是，能否介绍一下情况（比如哪些公司在什么类型的项目上使用了sc，效果如何，不用涉及公司机密）。
    或者是第3种解释：如果不涉及软件，就用sv，否则用sc？这样的问题是同时要求验证团队有sv/sc的能力。

小弟真诚请各位牛人现身，望空膜拜中...

james.li2010

sorry，应该发到讨论区的哈，不知道怎么改。
召唤版主~~

fanjoice

我也想知道

xjfl64

SC可能性比较大

lan001

期待牛人答疑

lan001

SystemC和SystemVerilog这两种语言，支持诸如信号、事件、接口和面向对象的概念，但每一种语言又均拥有自己明确的应用重点：
　　●SystemC对于体系架构开发编写抽象事务处理级（TL）模型、或执行建模来说最为有效，特别是对于具有很强C++实力的团队和有基于C/C++ IP 集成要求（如处理器仿真器），以及为早期软件开发设计的虚拟原型来说，更是如此。
　　●SystemVerilog对于RTL、抽象模型和先进的验证平台的开发来说最有效率，因为它具备了执行这方面任务所需的基础架构，例如受限制随机激励生成、功能覆盖或断言。
　　●SystemVerilog显然是描述最终的RTL设计本身的首选语言，不仅在于其描述真实硬件和断言的能力，还在于对工具支持方面的考虑。

camfence

XUEXILE

wen8201

SC在普及率及tool支援方面还是比较weak的

evistera

第一次接触这些东西，感觉自己好贫乏，加油，

sinva

sv is commercial , but sc is open source, you known what I mean. In my opinion, sv is better for design and verification, but sc is more powerful in tlm and hardware and software codesign, and architecture and performance analysis.