Xilinx v6和s6最新PCIE core 2v2 user guide文档

eaglelsb · 发表于 2011-3-21 09:25:25

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本帖最后由 eaglelsb 于 2011-3-21 09:36 编辑

ISE 12.4或13.1 s6已采用2v2的CORE，v6采用2v3的CORE，在某些信号定义上有一些变化，主要是发送与接收模块的起始信号去掉了。

ug671_V6_IntBlock_PCIe.rar (5.46 MB, 下载次数: 184 )

ug672_S6_IntEndptBlock_PCIe.rar (4.7 MB, 下载次数: 83 )

lixqing · 发表于 2011-6-17 03:37:40

Thanks.

liuji186 · 发表于 2012-6-27 11:25:07

顶一个

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