system verilog的疑问

gg9132qq · 发表于 2011-2-21 00:28:07

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请问
1，system verilog可以调用verilog编写的模块吗？

我现在都是用verilog写模块，verilog写testbench，都说system verilog测试方面很强大，是不是可以用system verilog写testbench，测试verilog的模块？
2，system verilog在FPGA开发中到底用在什么地方？好像是搞IC验证的用的更多呢？

jackertja · 发表于 2011-2-21 09:18:19

1.可以
2.测试时。SV在大规模逻辑、使用很多IP的设计的测试中很好用。如果逻辑规模小，或者很纯粹，用verilog甚至VHDL都够了。

目前看来，前端设计者还不一定要赶潮流学SV。

gg9132qq · 发表于 2011-2-21 20:50:11

很详尽
谢谢

Ames · 发表于 2011-2-22 21:12:13

sv可以用于RTL或系统级建模，verilog用于描写硬件，这应该是个不错的结合

tonylzez · 发表于 2011-3-6 22:25:27

sv目前就是做系统验证用的，以前有做rtl描述的尝试，但商业上不成功。

cuichenhust · 发表于 2011-3-12 22:25:59

回复 1# gg9132qq

verilog是sv的子集，就跟c跟C++的关系一样。最初推出SV的目的是为了让设计和验证工程师用同一种语言，方便交流。当然最后没有成功，估计是verilog语法简单，好学，没人愿意学SV。设计用v，验证用sv是不错的，只不过注意在设计时，不要使用sv的关键字。

smartyaya · 发表于 2011-3-13 14:51:19

受教了。。

最后的和弦 · 发表于 2013-1-9 09:00:18

sv确实是好东西

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