如何设计这个降压电路

sonwyang · 发表于 2011-2-10 06:30:46

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输入的模拟信号最大为4.5V,AD采样的范围是0-3.3V,请问如何设计一个电路来降压？
谢谢了！

a53540 · 发表于 2011-2-10 09:58:08

1. just use a resistor divider to limit the voltage to the ADC input
2. if the source output impedance is high, use a resistor divider to limit the range and add an OP as voltage follow

werdman · 发表于 2011-2-10 12:14:37

可以采用一个采样电容和一个保持电容，进行简单的采样保持操作，选择合适的比例就可以实现。当然这个比较适合在进行ADC设计中采用。

sonwyang · 发表于 2011-2-11 00:46:18

谢谢：）

于海波 · 发表于 2011-6-13 16:39:36

谢谢
非常好

[求助] 如何设计这个降压电路

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