采样保持电路疑问

zhiwei0

开关电容+telescopic-boosted运放+两相时钟控制的一个采样保持电路，是用于pipelineADC的，单独仿真的时候（负载电容1p），波形还可以接受，为什么在后面加了一个由 两相时钟控制的开关电容比较器组成的子ADC后，采样保持电路在保持输出阶段呈现出很大的非线性？  是开关的问题，还是运放的指标不够？

ddchart

运放带宽设计的不够吧。