求教：Cadence schematic 问题已解决

skycloud · 发表于 2010-12-30 15:51:20

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本帖最后由 skycloud 于 2010-12-31 12:15 编辑

绘图2.jpg

在Cadence schematic编辑环境中，添加instance，调用tsmc的pdk中的cell symbol（pmos nmos res等），schematic check后，cell symbol的pin 脚会自动显示相连的wire的名字，如net1 net2等。请问：如何设置才能去到这些wire名字的显示？
谢谢。

zhifj86 · 发表于 2010-12-30 17:27:34

那是结点吧？

skycloud · 发表于 2010-12-30 18:24:29

本帖最后由 skycloud 于 2010-12-30 18:26 编辑

回复 2# zhifj86

是结点的。上图是示意图。symbol显示的东西太多，model w l m 和这些net，看着有点乱，想去掉这个结点net显示，不知怎样设置？

Daniel10003 · 发表于 2010-12-31 09:01:54

呵呵，谢谢楼主

goodsilicon · 发表于 2010-12-31 10:14:07

把DC simualtion disable, 仿一遍别的，比如AC，然后annotate DC operation point，就OK了。

IChina · 发表于 2010-12-31 11:50:35

有道理

skycloud · 发表于 2010-12-31 12:15:19

问题已解决。

hgdcaiyu · 发表于 2010-12-31 14:03:58

有道理
呵呵

hanlei1231 · 发表于 2011-1-2 14:44:50

很简单的

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