请教一个PLL不能锁定的问题

pugongying09 · 发表于 2010-12-30 10:08:47

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pll tarn分析，VCO的控制电压从开始就冲到vdd并一直保持，一直找不到是什么原因。说一下我的参数吧，kvco=64MHz/v，Icp=200uA，fref=1MHz，带宽wc=2*pi*fref/12，相位裕度50度，LC VCO的中心频率2.09GHz~2.186GHz，计算参数时N取2150，得到二阶LPF的参数：c1=1.256pF，c2=8.237pF，r2=637k。在述参数的基础上用matlab仿环路的相位裕度是50度。所用的pfd是动态的，并且加了保持器。请问各位大牛，为什么这个PLL不能收敛呢，百思不得其解，请指点迷津，非常感谢。

ipmsn5 · 发表于 2010-12-30 16:55:35

电阻太大了，改成10K，电容太小了至少250p，

带宽也太大了，需要改小电流到25-50uA。

你先看看razavi的15章好了

kool · 发表于 2010-12-30 21:00:20

回复 1# pugongying09

pll tran 分析时， vco在vc=vdd时频率多大？这时分频器的输出频率又是多大？先检查vco和分频器是不是正常工作。如果都正常在找其他原因。还有fref=1MHz. 那环路带宽多大？小于100kHz?

needforspeed · 发表于 2011-1-3 07:36:28

VCO的频率和分频器匹配吗？

northfish · 发表于 2011-1-4 02:43:51

r u sure your loop divider is working properly?

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