有人用过opencores上那个USB 2.0设备IP在FPGA上实现过吗？

redcats · 发表于 2010-11-3 15:05:09

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本帖最后由 redcats 于 2013-1-6 14:36 编辑

有人用过opencores上那个USB 2.0设备IP在FPGA上实现过吗？
目前有块Xilinx Spartan 3e 的开发板，PHY芯片打算用cy7c68000
有需要修改的地方吗？还是可以直接使用。

redcats · 发表于 2010-11-7 20:32:42

有谁写过这个IP核的Testbench ? 哎这个东西真麻烦

redcats · 发表于 2010-12-6 21:16:15

感觉那个IP不全，固件不好配置

gbaidu2009 · 发表于 2011-1-9 20:42:35

有没有测试方面的？

redcats · 发表于 2011-1-11 21:07:43

回复 4# gbaidu2009
你也在做这方面的工作吗做的怎么样了

lyphoon · 发表于 2011-1-20 04:40:57

thanks

lyphoon · 发表于 2011-1-20 04:42:04

thanks

speedUp · 发表于 2012-3-16 14:18:05

回复 1# redcats

你好，你现在研究的怎么样了？
我现在在看模块usbf_pe中的next_dpid，this_dpid感觉很奇怪，不知道你是否读懂这部分，谢谢！

hyqwert · 发表于 2012-3-16 16:01:36

最好找到现成的IP核

licui · 发表于 2012-9-13 11:38:51

我做这个，在ＬＳ.Ｖ一个文件里面找到了很多ＢＵＧ，它设置的ＴＩＭＥＲ也有问题，在其它地方也找到了几处，现在，我的上层逻辑是正确的，但不能收到主机端的包，这是一个比较烦人的问题，有谁也研究，交流一下，ＱＱ：９５１７２７１６８，注明是ＵＳＢ　ＩＰ交流我就会加的。


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