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【求助】关于latch的综合

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发表于 2006-10-7 10:53:54 | 显示全部楼层 |阅读模式

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我在设计当中用了latch,这些latch位于flip-flop之间,只是起信号开关的作用,而且latch的使能是flip-flop的输出信号(不是时钟信号)。DC综合时,我采用了set_case_analysis把latch的使能端设为有效,此时latch透明。但是在这种情况下,DC并不对latch的setup和hold timing做检查(可能工具本身认为使能端恒定不变,不会有timing的问题),于是导致我门级仿真的时候latch出现了timing的问题。请问我该怎么处理?
进一步的,如果我要求latch的使能信号比数据信号早到达,综合约束该怎么写?

注:如果不用set_case_analysis的话,DC会把latch两边的路径打断,而且提示我没有定义latch的时钟信号。
头像被屏蔽
发表于 2006-12-7 21:46:03 | 显示全部楼层
提示: 作者被禁止或删除 内容自动屏蔽
发表于 2006-12-25 23:00:15 | 显示全部楼层
下不了啊。。。。。
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