【求助】关于latch的综合

pumamy · 发表于 2006-10-7 10:53:54

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

我在设计当中用了latch，这些latch位于flip-flop之间，只是起信号开关的作用，而且latch的使能是flip-flop的输出信号（不是时钟信号）。DC综合时，我采用了set_case_analysis把latch的使能端设为有效，此时latch透明。但是在这种情况下，DC并不对latch的setup和hold timing做检查（可能工具本身认为使能端恒定不变，不会有timing的问题），于是导致我门级仿真的时候latch出现了timing的问题。请问我该怎么处理？
进一步的，如果我要求latch的使能信号比数据信号早到达，综合约束该怎么写？

注：如果不用set_case_analysis的话，DC会把latch两边的路径打断，而且提示我没有定义latch的时钟信号。

dadaowaiguozhu · 发表于 2006-12-7 21:46:03

提示: 作者被禁止或删除内容自动屏蔽

ghost_ic · 发表于 2006-12-25 23:00:15

下不了啊。。。。。

dadaowaiguozhu dadaowaiguozhu 当前离线积分 27 头像被屏蔽	发表于 2006-12-7 21:46:03 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
dadaowaiguozhu dadaowaiguozhu 当前离线积分 27 头像被屏蔽
	回复支持反对举报

【求助】关于latch的综合

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2