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[求助] 如何制作一个Integrated Clock Gate单元?

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发表于 2010-10-27 23:02:21 | 显示全部楼层 |阅读模式

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库里面没有ICG的standardcell,想自己制作一个能够被DC、ICC等后端工具识别的ICG应该如何制作呢?
    从前有人说先写一个基于D-Latch和AND2的门控逻辑的verilog描述,综合,布局布线生成GDS,再提取timing信息。可是具体操作起来好多细节我就处理不好了。怎样才能做好一个单元,它可以像Standardcell一样在DC中被识别,还有与之相关的各种后端库文件?
发表于 2010-10-28 16:08:55 | 显示全部楼层
楼上说的是全定制设计了,这个很麻烦的啊,现在的一般的库都应该有ICG的吧,没有的话,应该可以用直接用与门做吧,就是在时钟树综合和测试时候要处理一下吧。
发表于 2010-11-14 21:57:34 | 显示全部楼层
这个很麻烦,可能需要手把手的教一次才行,过程很简单,但细节太多,说不清楚
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