verilog HDL仿真时报这个错误，是什么原因

xftang · 发表于 2010-10-22 16:25:52

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用modelsim仿真一段简单verilog程序：

module 2_nand(in1,in2,out);
input in1,in2；
output out;
assign out=~(in1&in2);
endmodule

编译时报错：near "module": syntax error

新手上路，谢谢指点！

A1985 · 发表于 2010-10-22 19:48:00

请遵守某些代码规范，就可以减少不必要的麻烦。如不要数字开头，不要用保留字。。。。

lycxy521 · 发表于 2010-10-23 23:27:08

正在关注

_matrix · 发表于 2010-10-23 23:42:09

不要用数字开头``,改成my_nand ，就行了

yanshangzhao · 发表于 2010-10-23 23:46:32

顶楼上....

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