问下关于formality的问题~~关于verify过程

chlor · 发表于 2011-12-26 11:08:45

擦，原来是1年前的帖子，被翻出来了，晕菜~

lihongpengtd · 发表于 2018-2-2 16:06:36

学习了～

biblejj33 · 发表于 2018-11-8 02:24:47

学习了

edwardk · 发表于 2018-12-20 07:57:11

学习中。。。。。。。。

xueminsu · 发表于 2021-8-27 18:20:28

学习了

xingyun666666 · 发表于 2021-11-1 19:11:29

chlor 发表于 2011-12-26 11:07
检查设计中是否存在组合Loop，
还有，将综合产生.svf文件读入fm，有利于fm验证效率。 ...

您好，请问，设计中存在组合Loop，会增加FM的比较难度吗？会增加run time，不应该有loop?还是要设置什么命令绕过这个loop

yangxuchen · 发表于 2023-1-31 14:48:18

你好，请问后来解决了吗？我也遇到这个问题了

18812436116 · 发表于 2023-4-6 16:55:59

Thanks

janlesion · 发表于 2024-11-9 22:42:43

yangxuchen 发表于 2023-1-31 14:48
你好，请问后来解决了吗？我也遇到这个问题了

请问您解决了吗？我目前做ECO也遇到这种情况。

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