verilog hdl应用

cqrain · 发表于 2005-5-26 17:26:16

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我刚接触FPGA/CPLD，我采用的是max+plusII工具，使用verilog hdl语言写了一段代码，编译通过，并生成了一个*.sym文件。然后我在图形设计文件中调用了该sym文件，并添加了input和output端口，注输出为总线输出。编译的时候出现错误：error:Symbol or function propotype ':1' does not match its design file:it has 26pinstubs/ports,but the design file has 0 pins.
不知道怎么解决，请大家帮帮忙

cqrain · 发表于 2005-5-27 09:24:18

怎么没人回答呢

daidai · 发表于 2005-5-30 12:04:08

你的lampa,lampb,acout,bcout在程序里都是输出信号么？

meling · 发表于 2005-6-2 11:25:43

可能是原sym文件中的管脚定义不对

shuyan · 发表于 2005-6-2 14:54:20

你选自动的，可能是你的引脚不够了

smalldogcat1 · 发表于 2006-11-10 05:18:01

dddddddddddddddd

chizya · 发表于 2011-1-15 13:23:11

你选自动的，可能是你的引脚不够了

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