关于门控时钟综合

ydl

第二钟时钟方式不正确

bjzhaoxh77

在ASIC设计中，门控时钟最好用cell来做，免得DC综合得很乱。

jasonL

i prefer the first case...

timchen0716

第二种是门控时钟没错，但是这样的写法是会产生毛刺的。
建议采用以下的写法，不会有毛刺。
always @(negedge clk or posedge rst)
if(rst) en_r <= 0;
else en_r <= #1 enable;

wire clk_gate = en_r & clk;

xfwang76

门控时钟可以由工具用standard cel综合生成，也可以直接调用库里的icg cell。

一般情况下库里都有icg cell，它是基于latch的实现方法。

wind1272

第一種由於電路必須將out的值保留
所以會出現latch
第二種由於您指定了clk在enable為0時，有default值為0
因此不會出現latch

kaka5357

man一下clock_gating_style这个变量，估计会对你有所帮助。

wsysm525

我用的就是这种方法：
always @(negedge clk or posedge rst)
if(rst) en_r <= 0;
else en_r <= #1 enable;

wire clk_gate = en_r & clk;