3维封装

shiyongrong

关键字: 硅通孔  封装  3D芯片封装  倒装焊接

单个封装中能包含多少内容？随着消费电子设计降低到45纳米甚至32纳米节点，为了在封装之内硬塞进更多功能，芯片制造商被推到了极限，此外，我们不能忘记更加棘手的互连问题。

合理的方法是采用Z方向封装，或者说3D芯片封装。同时，芯片制造商试图采用先进的、经验证可靠的引线键合技术来满足消费者需求，同时瞄准采用硅通孔(through-silicon via，TSV)技术的倒装焊接和晶圆键合。
许多公司都在寻求密度更高的3D芯片封装。Amkor、IBM、IMEC、Intel、Qimonda AG、Samsung, STATSChipPAC、Tessera、德州仪器、Tezzaron、Xanoptix、Ziptronix以及ZyCube都在研究3D芯片封装。有些公司还在尝试TSV技术3D芯片。
例如，先进半导体组装和测试服务提供商Amkor技术公司，以及位于比利时的非赢利性的纳米电子和纳米技术研究中心IMEC，达成了一个为期两年的合作协议，开发成本效益高的3D集成技术，此技术将基于晶圆级处理技术。
市场研究公司Yolé Dévelopment预测许多2D和3D技术将依所需要的封装密度而共存。该公司同时预计TSV技术将主宰未来的高密度封装。据该公司称，TSV技术首先将会用于封装存储器，紧接着会增加逻辑器件，然后是采用asic和片上系统(SoC)芯片形式的控制器件。
随着芯片、晶圆和封装水平的提高，层叠技术继续受到欢迎。两种最热门的封装趋势是叠层封(PoP)和多芯片封装(MCP)方法。低产率芯片似乎倾向于PoP，而高密度和高性能的芯片则倾向于MCP。另一个扩展方面是以系统级封装(SiP)技术为主，其中逻辑器件和存储器件都以各自的工艺制造，然后在一个SiP封装内结合在一起。
存储器技术很可能是首个在生产基础上完全使用TSV的技术。三星电子有限公司已经制造出采用晶圆级封装(WSP)TSV的全DRAM叠层式存储器封装，位于铝衬底内以避免因重新分层造成性能下降。
晶圆级处理的叠层式封装包括用于2G位高密度存储器的4个512M位双倍速率(DDR2)DRAM芯片。这些DRAM堆叠起来，与TSV互联，构成4G字节双列直插式存储器模块(DIMM)。
与引线键合技术相比，这种专利技术可形成激光切割的微米级的孔，与硅基底垂直，将存储器电路直接与铜填充材料相连。一种专利晶圆薄化技术有助于消除薄型封装内弯曲的芯片。同时，Tezzaron公司推出的FaStack晶圆叠层技术，使WSP甚至得到更进一步的发展，此技术可以实现在一个薄的3D封装内将传感器、信号调理、存储器以及处理器芯片叠层放置(见图1)。

file:///C:/DOCUME~1/ADMINI~1/LOCALS~1/Temp/msohtml1/01/clip_image001.jpg

甚至印刷电路板(PCB)技术也是3D的了。松下电子的微细集成加工技术(MIPTEC)可以采用密脚距激光成图技术在注塑成型的衬底上实现3D PCB。松下称采用MIPTEC，可以开发需要灵活性、小型化以及光学特性、电子特性及热特性的任何数量的器件。
所有3D封装面临的共同难题是构建正确的互连技术。Ziptronix的高效直接键合互连(DBI)技术可以以裸片-晶圆或晶圆-晶圆的形式实现。此技术支持小于10μm互连间距，典型互连宽度为2μm，对准精度为1μm。
Sematech是一个芯片制造联盟，Sematech认为互连难题十分关键。该联盟将其3D互连项目的会员资格向供应商、芯片制造商、装配和封装公司以及其他参与者开放。该项目开始于2006年，已经被设计为半导体国际技术发展蓝图(ITRS)。TSV代表了此项目的一个焦点领域。
淘汰引线键合？
许多封装专家认为TSV是互连技术的下一阶段。实际上，TSV可以很好取代引线键合。引线键合是一种利用现有设备可以容易实现的成熟技术，不过，IC裸片之间的路径长度并不需要最短。
此外，引线键合要求裸片边缘具有键合盘, 这样就会将连接数量限制到边缘长度除以引线键合机的布局分辨率大小上，特别是在采用表面贴装技术(SMT)时。引线键合叠层式芯片同时也要求相互之间有空间，而引线本身也会占用空间。
毫无疑问，引线键合是一种重要的技术工具，但将来会面临某些限制。引线键合要求裸片之间垂直间隔有数十微米，而裸片连接引线的水平间隔需要有数百微米。此外，会有这样的争议，就是引线键合会引入潜在的可靠性问题，虽然这方面的记录远不确定。
尽管如此，处于领先地位的半导体芯片公司还将继续推进这一广泛应用的技术，他们认为其成本比TSV技术低。三星最近采用引线键合技术将16个NAND裸片封装在一个MCP模块内，最高密度达到了16G字节。“谁也不要知道引线键合技术能走多远，” 三星存储器事业部互连产品和技术组总工程师Dongho Lee这样说。
为克服引线键合凸点的局限，Tessera提出了一种微接触芯片级封装(CSP)，缩小高密度面阵列CSP产品封装引脚间距。该封装采用镍/覆金铜凸点，可以将CSP以SMT形式装配到板子上。与0.5mm间距球栅阵列(BGA)封装的300μm凸点直径比较, 这种微接触凸点的直径可以缩小到只有200μm(见图2)。

file:///C:/DOCUME~1/ADMINI~1/LOCALS~1/Temp/msohtml1/01/clip_image002.jpg

Akita Elpida存储器公司称其开发出了世界上密度最大的MCP模块，在一个1.4mm厚的封装之内有20个裸片叠层。为此，该公司将单个裸片限制到30纳米厚，并开发了处理如此薄裸片的设备。Akita随后使用40μm低环路引线键合，并设计了一种不会干扰机械装配的注入树脂的方法。
采用倒装芯片技术替代引线键合的情况越来越多。倒装芯片技术将裸片朝下与采用BGA技术或其它导电凸点的PCB或基底相连,这样不仅能取掉引线键合，同时也能提高信号速率并降低总尺寸限制。
Freescale半导体公司的重分布芯片封装(RCP)方法将倒装芯片技术更向前推进了一步(见图3)。它是一种PoP，因为是标准I/O引脚布局，灵活性非常大。RCP方法的顶层可以是任何ASIC，如存储器、应用处理器、蓝牙模块或相机模块。

file:///C:/DOCUME~1/ADMINI~1/LOCALS~1/Temp/msohtml1/01/clip_image003.jpg

据Freescale称，与SiP和普通PoP方法相比，RCP能提供最佳的封装特性组合。该公司在其移动极限融合(MXC)平台上采用了RCP技术，有一个单核调制解调器、一个共享内存子系统、一个射频功率放大器以及功率管理功能。这样，就可以选择将整个GSM(GroupeSpécial Mobile) EDGE(增强数据率GSM演进)或3G无线设备置于25美分硬币大小的封装内。
Tessera的MicroPILR PoP技术可适合大量移动消费类设备的芯片阵列及电路板应用，可以使封装-封装的连线短至100μm，使封装-电路板连线短至0.3mm(见图4)。纵向高度不到180μm，直径可以逐渐降低到40～375μm之间。相比之下，焊球直径在350～500μm之间。

file:///C:/DOCUME~1/ADMINI~1/LOCALS~1/Temp/msohtml1/01/clip_image004.jpg

Samsung电子通过其Fusion(融合)计划寻求开发“真正” 的3D电路。该计划在去年12月的“IEEE国际电子器件会议”(IEDM)上有介绍，其首款器件是将32位单元叠层在两个互连层内的超密集NAND闪存。
初始单元是在一大块硅晶圆上制作的。然后，其余单元在一个薄的类似SOI(绝缘体上硅)单晶体硅层上制作，该层是在线背面电介质上生长的，两层之间有一根共用源极线。该共用源极线解决了浮动薄体SOI结构可能出现的问题，此结构只允许一次擦除一个单元。Samsung相信这种SOI方法能可能对逻辑电路也有用。
STATS ChipPAC也在今年发布了一种用于手机平台的叠层倒装芯片封装,这种3D封装在单个封装内封装(PiP)中集成了基带、存储器以及模拟功能。
两种TSV方法
实现TSV主要有两种方法：传统的干法腐蚀和激光钻孔。在IC晶圆制造厂还是在IC封装厂制备TSV更划算尚不清楚。各公司目前都在研究激光系统是否适合对多种基板进行钻孔，如陶瓷、金属和稀土氧化物、以及分层化合物的聚合材料。
通常认为，TSV激光钻孔比传统的干蚀要昂贵。美国电子科学工业公司激光切割组主管Yet JeffreyAlbelo认为，以每1000孔的定价作比较,激光钻孔法的成本比干反应离子刻蚀(DRIE)方法的成本低。他是根据原始钻孔率数据得出这一结论的。
如今，更多的公司将TSV看作IC互联危机的一种解决方案，根据ITRS的观点，这种危机会在几年之内显现。一家半导体工业集团已经提出首款TSV技术发展蓝图草案，期望在今年年底前公布。
IBM宣布将开始尝试第一个使用TSV连接的商用设备。在明年前，该公司还将批量生产具有多达100个直接金属链路接至电源接地面的功率放大器。
新材料
IC芯片制造商早已了解缩小IC几何尺寸会使IC设计中微小的铝和铜互连导线很拥挤，会引起时序延迟及其他一些问题。对逻辑和DRAM电路，预期转向铜互连后，电阻将会增加，这是不希望出现的。
高密度3D封装有望更广泛地使用金。Kulicke &Soffa工业公司最近开发了Formax，这是一种用于叠层式和多层式应用的新型金线，具有一致的环行形状、线性和稳定性，另外环路高度可小于3～16密耳，导线直径跨度高达320密耳。
碳纳米管(CNT)将来可能用作3D互连材料。CNT可能会在每一给定面积传输更大的电流，电流密度水平达1 x 107 A/cm2。富士通公司正在开发32nm设计CNT，在温度约450℃下，得到了穿过300mm晶圆的32nm CNT管束，电阻值像钨的那么低(见图5)。该公司的研究人员正在努力，使其尽可能匹配兼容CMOS的生长温度为400℃的电阻。

file:///C:/DOCUME~1/ADMINI~1/LOCALS~1/Temp/msohtml1/01/clip_image005.jpg

未来技术路线
3D封装开发如何完成、什么时候完成，取决于很多因素：半导体芯片制造商采用新型封装方法的速度有多快？面对热水平不断的增加，需要什么冷却方法来散热？兼容的工艺设备和工具有哪些，其对准和精度水平能达到所需要的水平吗？
大多数IC专家认为可能会经历以下几个阶段。具有TSV和导电浆料的快闪存储器晶圆叠层很可能会发展，随后会有表面凸点间距小至5μm的IC表面-表面键合出现。最后，硅上系统将会发展到存储器、图形和其他IC将与微处理器芯片相键合。
微机电系统(MEMS)IC工具制造商已经着手开发适合即将来临的3D时代用的工具。这些工具目前用于更宽的数百微米线宽腐蚀侧边和沟槽，可能会作改进，以用于一般45nm和32nm工艺系统的更细些的数十微米线宽。
很多设备提供商、原料公司和研究人员已经联合创立一个国际性的组织，进行包括处理TSV 3D芯片互连技术并解决成本问题。“半导体3D设备和材料协会(EMC-3D)”将采用“先通孔和后通孔”技术工艺，开发在50～300mm薄晶圆上生成5～30μm微孔的工艺。
发起成立该协会的设备公司有阿尔卡特、EV Group、Semitool公司和XSiL公司；材料公司有美国罗姆·哈斯(Rohm &Haas)公司、美国霍尼威尔 (Honeywell)公司、美国Enthone公司以及美国AZ公司；Isonics公司提供晶圆服务支持；研究伙伴包括德国弗朗霍夫研究院(Fraunhofer IZM)、
韩国三星高等技术学院(SAIT，Samsung AdvancedInstitute of Technology)、
韩国高等理工学院(KAIST，Korea Advanced Institute of Science and Technology)和德州A&M大学。关键字: 硅通孔  封装  3D芯片封装  倒装焊接

单个封装中能包含多少内容？随着消费电子设计降低到45纳米甚至32纳米节点，为了在封装之内硬塞进更多功能，芯片制造商被推到了极限，此外，我们不能忘记更加棘手的互连问题。

合理的方法是采用Z方向封装，或者说3D芯片封装。同时，芯片制造商试图采用先进的、经验证可靠的引线键合技术来满足消费者需求，同时瞄准采用硅通孔(through-silicon via，TSV)技术的倒装焊接和晶圆键合。
许多公司都在寻求密度更高的3D芯片封装。Amkor、IBM、IMEC、Intel、Qimonda AG、Samsung, STATSChipPAC、Tessera、德州仪器、Tezzaron、Xanoptix、Ziptronix以及ZyCube都在研究3D芯片封装。有些公司还在尝试TSV技术3D芯片。
例如，先进半导体组装和测试服务提供商Amkor技术公司，以及位于比利时的非赢利性的纳米电子和纳米技术研究中心IMEC，达成了一个为期两年的合作协议，开发成本效益高的3D集成技术，此技术将基于晶圆级处理技术。
市场研究公司Yolé Dévelopment预测许多2D和3D技术将依所需要的封装密度而共存。该公司同时预计TSV技术将主宰未来的高密度封装。据该公司称，TSV技术首先将会用于封装存储器，紧接着会增加逻辑器件，然后是采用ASIC和片上系统(SoC)芯片形式的控制器件。
随着芯片、晶圆和封装水平的提高，层叠技术继续受到欢迎。两种最热门的封装趋势是叠层封(PoP)和多芯片封装(MCP)方法。低产率芯片似乎倾向于PoP，而高密度和高性能的芯片则倾向于MCP。另一个扩展方面是以系统级封装(SiP)技术为主，其中逻辑器件和存储器件都以各自的工艺制造，然后在一个SiP封装内结合在一起。
存储器技术很可能是首个在生产基础上完全使用TSV的技术。三星电子有限公司已经制造出采用晶圆级封装(WSP)TSV的全DRAM叠层式存储器封装，位于铝衬底内以避免因重新分层造成性能下降。
晶圆级处理的叠层式封装包括用于2G位高密度存储器的4个512M位双倍速率(DDR2)DRAM芯片。这些DRAM堆叠起来，与TSV互联，构成4G字节双列直插式存储器模块(DIMM)。
与引线键合技术相比，这种专利技术可形成激光切割的微米级的孔，与硅基底垂直，将存储器电路直接与铜填充材料相连。一种专利晶圆薄化技术有助于消除薄型封装内弯曲的芯片。同时，Tezzaron公司推出的FaStack晶圆叠层技术，使WSP甚至得到更进一步的发展，此技术可以实现在一个薄的3D封装内将传感器、信号调理、存储器以及处理器芯片叠层放置(见图1)。

file:///C:/DOCUME~1/ADMINI~1/LOCALS~1/Temp/msohtml1/01/clip_image001.jpg

甚至印刷电路板(PCB)技术也是3D的了。松下电子的微细集成加工技术(MIPTEC)可以采用密脚距激光成图技术在注塑成型的衬底上实现3D PCB。松下称采用MIPTEC，可以开发需要灵活性、小型化以及光学特性、电子特性及热特性的任何数量的器件。
所有3D封装面临的共同难题是构建正确的互连技术。Ziptronix的高效直接键合互连(DBI)技术可以以裸片-晶圆或晶圆-晶圆的形式实现。此技术支持小于10μm互连间距，典型互连宽度为2μm，对准精度为1μm。
Sematech是一个芯片制造联盟，Sematech认为互连难题十分关键。该联盟将其3D互连项目的会员资格向供应商、芯片制造商、装配和封装公司以及其他参与者开放。该项目开始于2006年，已经被设计为半导体国际技术发展蓝图(ITRS)。TSV代表了此项目的一个焦点领域。
淘汰引线键合？
许多封装专家认为TSV是互连技术的下一阶段。实际上，TSV可以很好取代引线键合。引线键合是一种利用现有设备可以容易实现的成熟技术，不过，IC裸片之间的路径长度并不需要最短。
此外，引线键合要求裸片边缘具有键合盘, 这样就会将连接数量限制到边缘长度除以引线键合机的布局分辨率大小上，特别是在采用表面贴装技术(SMT)时。引线键合叠层式芯片同时也要求相互之间有空间，而引线本身也会占用空间。
毫无疑问，引线键合是一种重要的技术工具，但将来会面临某些限制。引线键合要求裸片之间垂直间隔有数十微米，而裸片连接引线的水平间隔需要有数百微米。此外，会有这样的争议，就是引线键合会引入潜在的可靠性问题，虽然这方面的记录远不确定。
尽管如此，处于领先地位的半导体芯片公司还将继续推进这一广泛应用的技术，他们认为其成本比TSV技术低。三星最近采用引线键合技术将16个NAND裸片封装在一个MCP模块内，最高密度达到了16G字节。“谁也不要知道引线键合技术能走多远，” 三星存储器事业部互连产品和技术组总工程师Dongho Lee这样说。
为克服引线键合凸点的局限，Tessera提出了一种微接触芯片级封装(CSP)，缩小高密度面阵列CSP产品封装引脚间距。该封装采用镍/覆金铜凸点，可以将CSP以SMT形式装配到板子上。与0.5mm间距球栅阵列(BGA)封装的300μm凸点直径比较, 这种微接触凸点的直径可以缩小到只有200μm(见图2)。

file:///C:/DOCUME~1/ADMINI~1/LOCALS~1/Temp/msohtml1/01/clip_image002.jpg

Akita Elpida存储器公司称其开发出了世界上密度最大的MCP模块，在一个1.4mm厚的封装之内有20个裸片叠层。为此，该公司将单个裸片限制到30纳米厚，并开发了处理如此薄裸片的设备。Akita随后使用40μm低环路引线键合，并设计了一种不会干扰机械装配的注入树脂的方法。
采用倒装芯片技术替代引线键合的情况越来越多。倒装芯片技术将裸片朝下与采用BGA技术或其它导电凸点的PCB或基底相连,这样不仅能取掉引线键合，同时也能提高信号速率并降低总尺寸限制。
Freescale半导体公司的重分布芯片封装(RCP)方法将倒装芯片技术更向前推进了一步(见图3)。它是一种PoP，因为是标准I/O引脚布局，灵活性非常大。RCP方法的顶层可以是任何ASIC，如存储器、应用处理器、蓝牙模块或相机模块。

file:///C:/DOCUME~1/ADMINI~1/LOCALS~1/Temp/msohtml1/01/clip_image003.jpg

据Freescale称，与SiP和普通PoP方法相比，RCP能提供最佳的封装特性组合。该公司在其移动极限融合(MXC)平台上采用了RCP技术，有一个单核调制解调器、一个共享内存子系统、一个射频功率放大器以及功率管理功能。这样，就可以选择将整个GSM(GroupeSpécial Mobile) EDGE(增强数据率GSM演进)或3G无线设备置于25美分硬币大小的封装内。
Tessera的MicroPILR PoP技术可适合大量移动消费类设备的芯片阵列及电路板应用，可以使封装-封装的连线短至100μm，使封装-电路板连线短至0.3mm(见图4)。纵向高度不到180μm，直径可以逐渐降低到40～375μm之间。相比之下，焊球直径在350～500μm之间。

file:///C:/DOCUME~1/ADMINI~1/LOCALS~1/Temp/msohtml1/01/clip_image004.jpg

Samsung电子通过其Fusion(融合)计划寻求开发“真正” 的3D电路。该计划在去年12月的“IEEE国际电子器件会议”(IEDM)上有介绍，其首款器件是将32位单元叠层在两个互连层内的超密集NAND闪存。
初始单元是在一大块硅晶圆上制作的。然后，其余单元在一个薄的类似SOI(绝缘体上硅)单晶体硅层上制作，该层是在线背面电介质上生长的，两层之间有一根共用源极线。该共用源极线解决了浮动薄体SOI结构可能出现的问题，此结构只允许一次擦除一个单元。Samsung相信这种SOI方法能可能对逻辑电路也有用。
STATS ChipPAC也在今年发布了一种用于手机平台的叠层倒装芯片封装,这种3D封装在单个封装内封装(PiP)中集成了基带、存储器以及模拟功能。
两种TSV方法
实现TSV主要有两种方法：传统的干法腐蚀和激光钻孔。在IC晶圆制造厂还是在IC封装厂制备TSV更划算尚不清楚。各公司目前都在研究激光系统是否适合对多种基板进行钻孔，如陶瓷、金属和稀土氧化物、以及分层化合物的聚合材料。
通常认为，TSV激光钻孔比传统的干蚀要昂贵。美国电子科学工业公司激光切割组主管Yet JeffreyAlbelo认为，以每1000孔的定价作比较,激光钻孔法的成本比干反应离子刻蚀(DRIE)方法的成本低。他是根据原始钻孔率数据得出这一结论的。
如今，更多的公司将TSV看作IC互联危机的一种解决方案，根据ITRS的观点，这种危机会在几年之内显现。一家半导体工业集团已经提出首款TSV技术发展蓝图草案，期望在今年年底前公布。
IBM宣布将开始尝试第一个使用TSV连接的商用设备。在明年前，该公司还将批量生产具有多达100个直接金属链路接至电源接地面的功率放大器。
新材料
IC芯片制造商早已了解缩小IC几何尺寸会使IC设计中微小的铝和铜互连导线很拥挤，会引起时序延迟及其他一些问题。对逻辑和DRAM电路，预期转向铜互连后，电阻将会增加，这是不希望出现的。
高密度3D封装有望更广泛地使用金。Kulicke &Soffa工业公司最近开发了Formax，这是一种用于叠层式和多层式应用的新型金线，具有一致的环行形状、线性和稳定性，另外环路高度可小于3～16密耳，导线直径跨度高达320密耳。
碳纳米管(CNT)将来可能用作3D互连材料。CNT可能会在每一给定面积传输更大的电流，电流密度水平达1 x 107 A/cm2。富士通公司正在开发32nm设计CNT，在温度约450℃下，得到了穿过300mm晶圆的32nm CNT管束，电阻值像钨的那么低(见图5)。该公司的研究人员正在努力，使其尽可能匹配兼容CMOS的生长温度为400℃的电阻。

file:///C:/DOCUME~1/ADMINI~1/LOCALS~1/Temp/msohtml1/01/clip_image005.jpg

未来技术路线
3D封装开发如何完成、什么时候完成，取决于很多因素：半导体芯片制造商采用新型封装方法的速度有多快？面对热水平不断的增加，需要什么冷却方法来散热？兼容的工艺设备和工具有哪些，其对准和精度水平能达到所需要的水平吗？
大多数IC专家认为可能会经历以下几个阶段。具有TSV和导电浆料的快闪存储器晶圆叠层很可能会发展，随后会有表面凸点间距小至5μm的IC表面-表面键合出现。最后，硅上系统将会发展到存储器、图形和其他IC将与微处理器芯片相键合。
微机电系统(MEMS)IC工具制造商已经着手开发适合即将来临的3D时代用的工具。这些工具目前用于更宽的数百微米线宽腐蚀侧边和沟槽，可能会作改进，以用于一般45nm和32nm工艺系统的更细些的数十微米线宽。
很多设备提供商、原料公司和研究人员已经联合创立一个国际性的组织，进行包括处理TSV 3D芯片互连技术并解决成本问题。“半导体3D设备和材料协会(EMC-3D)”将采用“先通孔和后通孔”技术工艺，开发在50～300mm薄晶圆上生成5～30μm微孔的工艺。
发起成立该协会的设备公司有阿尔卡特、EV Group、Semitool公司和XSiL公司；材料公司有美国罗姆·哈斯(Rohm &Haas)公司、美国霍尼威尔 (Honeywell)公司、美国Enthone公司以及美国AZ公司；Isonics公司提供晶圆服务支持；研究伙伴包括德国弗朗霍夫研究院(Fraunhofer IZM)、
韩国三星高等技术学院(SAIT，Samsung AdvancedInstitute of Technology)、
韩国高等理工学院(KAIST，Korea Advanced Institute of Science and Technology)和德州A&M大学。

peekpeek

看不见图！

wwjlisa

确实没有图