TESTBENCH测试文档如何写？

pofeng · 发表于 2010-8-13 15:28:39

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如题，求testbench测试文档模板？

pofeng · 发表于 2010-8-13 16:41:15

大侠们，出来讨论赐教啊！！！

wangxia6112 · 发表于 2010-8-13 17:02:00

给你介绍本书，《verilog-HDL 实践与应用系统设计》。这本书上就有详细的例子。希望对你有帮助。

其实很多verilog书上都有这样的例子的。

wangxia6112 · 发表于 2010-8-13 17:06:43

举一个二与门的例子。
二与门模块名为：module and_g2(a,b,f);

其testbench程序如下。
`timescale 1ns/1ns
module and_g2_test;

reg a,b;//输入信号
wire f;//输出信号

and_g2 u0(a,b,f);

initial begin
a=0;b=0;
#100 a=1;
#100 a=0;b=1;
#100 a=1;
#200 $finish;
end

endmodule

其中，initial...begin...end部分为给输入信号赋值。