精通Verilog HDL：IC设计核心技术实例详解

tejorge · 发表于 2012-8-21 22:56:20

thanks for sharing

tejorge · 发表于 2012-8-21 22:58:35

thanks for sharing

tejorge · 发表于 2012-8-21 22:59:24

thanks for sharing

kakazz · 发表于 2012-8-24 09:14:12

好书好书啊

kakazz · 发表于 2012-8-24 10:37:27

本文介绍了数字集成电路设计中静态时序分析（Static Timing Analysis）和
形式验证（Formal Verification）的一般方法和流程。这两项技术提高了时序分
析和验证的速度，在一定程度上缩短了数字电路设计的周期。本文使用Synopsys
公司的PrimeTime进行静态时序分析，用Formality进行形式验证。由于它们都是
基于Tcl（Tool Command Language）的工具，本文对Tcl也作了简单的介绍。

web_miner · 发表于 2012-8-29 09:28:22

辛苦楼主！

zhwqqiangge · 发表于 2012-10-3 16:59:34

看一下！

wsk666 · 发表于 2012-10-3 21:04:18

拿来看看先

[资料] 精通Verilog HDL：IC设计核心技术实例详解

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