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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端资料区 › Verilog HDL设计练习
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查看: 2682|回复: 9

[资料] Verilog HDL设计练习

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zhaoyi1985
发表于 2010-7-30 10:55:12 | 显示全部楼层 |阅读模式

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Verilog设计练习
设计

Verilog HDL练习题.pdf

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IChina
发表于 2010-7-30 18:33:07 | 显示全部楼层
谢楼主，正想学
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kizoe
发表于 2010-7-30 21:55:49 | 显示全部楼层
多谢了，不错
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xjtuwsf
发表于 2010-7-31 12:35:58 | 显示全部楼层
谢谢楼主，不错
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tbsyc
发表于 2010-7-31 14:25:38 | 显示全部楼层
不错。。。原来这个还有书可以练习的。。。
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areovoodoo
发表于 2010-8-4 12:18:15 | 显示全部楼层
这个好！
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114142500
发表于 2010-8-5 09:09:40 | 显示全部楼层
好东西 谢谢！
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thekiller
发表于 2010-8-8 22:27:54 | 显示全部楼层
非常的好，感谢分享
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zhulinxiaoxi
发表于 2011-8-1 22:42:13 | 显示全部楼层
恩，对我帮组很大
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saiweili
发表于 2011-8-2 12:04:02 | 显示全部楼层
谢谢楼主！
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