DC约束问题（菜鸟）

追天鹅的青蛙 · 发表于 2010-7-25 15:19:01

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看了些介绍DC的书，也做过几次实验，不过DC脚本都在Lab里的，请问下我现在要在自己的设计上加约束，这些约束条件有谁来提出，那些input_delay,output_delay的数值时怎么来的？

walkerwen1 · 发表于 2010-7-25 21:51:48

顶一下，期待高手

ywkai · 发表于 2010-7-26 00:12:34

我也很想知道
！

sprone · 发表于 2010-7-27 09:09:48

关注。。。。

wat__fir · 发表于 2010-7-27 09:50:00

理论上讲，是要和其他设计人员沟通得到的，如果实在不能确定，也可以设为参考时钟周期的60%

chenrg · 发表于 2010-11-20 17:23:41

[img][/img]

tbag12345 · 发表于 2010-11-22 16:22:54

回复 5# wat__fir

60%大了吧，这些差不多就clk的30%，按照我的经验来说

qqqyb · 发表于 2010-11-22 23:50:28

本帖最后由 qqqyb 于 2010-11-22 23:53 编辑

DC的约束相对实际要严一些。
接口信号的input delay和output delay要看是再芯片内部subchip还是芯片管脚
内部的话尽量用寄存器输入输出，这样可以将input delay和output delay给的大一点，70%以上都可以。
芯片管脚的约束也是要严一点，60%以上，尽量给外面留有余量。
这些约束是指导DC优化的，未必能满足，只是让DC往更好的方向优化，当然也会带来面积的增加，可以更加实际情况权衡一下。
真正需要精确分析管脚时序的是STA，高速接口的约束根据对接芯片的规格和si工程师给出的驱动负载信息来约束。

IP99 · 发表于 2010-11-23 10:49:37

有没有更详细的，最好给个模板，初学者的痛苦，第一步太难！！！！

yezimeyou · 发表于 2010-11-24 21:54:08

dddddddddddddd

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