在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 3075|回复: 3

[讨论] VHDL中是不是尽量不用loop语句

[复制链接]
发表于 2010-7-23 14:40:58 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
帮看看下面一段程序,为什么提示Error: loop must terminate within 10,000 iterations,意思是说循环次数超过10000。试过其他几种Loop的表达方式,有的没报error,但编译到2%就不动了。问题到底出在哪,总应该有实现循环的语句吧

b为常量,a,b皆为位矢。

loop
if a>=b then a:=a-b;
else exit;
end if;
end loop;
发表于 2010-8-12 17:05:11 | 显示全部楼层
FPGA不像C,他的loop只有那么几种固定的模式,而且占用资源。有试过几种模式,都不太好用的,loop循环可以用其他的算法实现
发表于 2010-8-13 12:04:38 | 显示全部楼层
能用这么高级的语句吗?一般越简单的越不容易出错,我想是这样的
发表于 2010-8-13 12:28:36 | 显示全部楼层
最好不要用loop,用简单的语法实现是最好的
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-5-10 06:00 , Processed in 0.026796 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表