设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 关于静态时序分析的问题

12 / 2 页

发新帖

楼主: kuloloo

[求助] 关于静态时序分析的问题

楼主| 发表于 2010-8-19 10:29:06 | 显示全部楼层

10# luoyongde0965
想请教你一下，静态时序对后面的电路最的好处是什么，除了时序的满足设计以外

回复支持反对

发表于 2010-8-20 07:31:05 | 显示全部楼层

Thanks for your explain.

回复支持反对

发表于 2010-11-2 11:02:18 | 显示全部楼层

建立时间不满足

回复支持反对

发表于 2010-11-4 19:36:16 | 显示全部楼层

学习了，谢谢

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2010-11-5 09:53:20 | 显示全部楼层

感谢分享

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2010-11-5 15:37:22 | 显示全部楼层

菜鸟学习中...

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2014-8-8 08:50:24 | 显示全部楼层

学习了

EETOP创芯人才网简历投递入口

回复支持反对

12 / 2 页

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /1

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-11-19 08:30 , Processed in 0.018738 second(s), 6 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表