设为首页 收藏本站
在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码，快捷登录

手机号码，快捷登录

搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 关于静态时序分析的问题
12
返回列表 发新帖
楼主: kuloloo

[求助] 关于静态时序分析的问题

[复制链接]
 楼主| 发表于 2010-8-19 10:29:06 | 显示全部楼层
10# luoyongde0965
想请教你一下，静态时序对后面的电路最的好处是什么，除了时序的满足设计以外
回复 支持 反对

使用道具 举报

lixqing
发表于 2010-8-20 07:31:05 | 显示全部楼层
Thanks for your explain.
EETOP创芯人才网职位发布入口
回复 支持 反对

使用道具 举报

发表于 2010-11-2 11:02:18 | 显示全部楼层
建立时间不满足
回复 支持 反对

使用道具 举报

发表于 2010-11-4 19:36:16 | 显示全部楼层
学习了，谢谢
回复 支持 反对

使用道具 举报

dsj1957
发表于 2010-11-5 09:53:20 | 显示全部楼层
感谢分享
EETOP创芯人才网简历投递入口
回复 支持 反对

使用道具 举报

发表于 2010-11-5 15:37:22 | 显示全部楼层
菜鸟学习中...
EETOP创芯人才网职位发布入口
回复 支持 反对

使用道具 举报

发表于 2014-8-8 08:50:24 | 显示全部楼层
学习了
EETOP创芯人才网简历投递入口
回复 支持 反对

使用道具 举报

12
返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-9-14 08:48 , Processed in 0.016550 second(s), 4 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表