请教各位大虾，关于Verilog中三目运算符的用法

shxr · 发表于 2010-7-12 10:43:43

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就是这个 out=s？a：b；
这个用法只能用在assign中吗？
谢谢各位了

well_fish · 发表于 2010-7-12 11:39:09

always initial都可以

gdarboux · 发表于 2010-7-12 17:17:28

楼上正解

shxr · 发表于 2010-7-13 09:21:40

那能够用非阻塞赋值如“out<=s？a：b；”吗？

MOSFET · 发表于 2010-7-13 16:58:17

回楼上
可以
你这相当于
assign out_t=s？a：b;
always@(...)
out<=out_t;

xinyuliujian · 发表于 2010-7-14 17:06:17

谢谢！指点

neptune1983 · 发表于 2010-7-14 20:24:15

这条语句就相当于一个if---else语句

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