verilog新手请教一个问题

110500623 · 发表于 2010-7-9 11:36:24

个人觉得硬件描述语言不同于软件c语言，如果写出来的代码是要可综合的，要有硬件思想，最好清楚代码写出来是实现什么样的电路，并不像软件上的怎么写都可以，像for，while，repeat等这些一般不用在可综合代码中，对综合，时序分析等都不利。

huotie · 发表于 2010-7-12 13:37:43

可以用，但不提倡

shxr · 发表于 2010-7-12 15:37:39

谢谢大家的解答与建议

xuer_1975 · 发表于 2010-7-13 10:15:27

C语言学的太好了
FOR语句在硬件实现时会生成并行电路结构的。

shxr · 发表于 2010-7-13 10:48:11

感觉在接触verilog时总逃不开C的思维

Richardqin · 发表于 2010-7-25 23:43:41

学习一下

yuanshiluoji · 发表于 2010-8-2 20:39:49

学习了

AmoiBB · 发表于 2010-8-3 09:39:07

for要慎用

liushihong · 发表于 2010-8-13 20:22:53

tongwen

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