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A New Approach to Model CMOS Latchup.pdf
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A New Criterion for Transient Latchup Analysis in Bulk CMOS.pdf
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A new on-chip ESD protection circuit with dual parasitic SCR structures for CMOS VLSI.pdf
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A New On-Chip ESD Protection Circuit with Dual Parasitic SCR Structures for CMOS VLSL.pdf
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Area-efficient layout design for CMOS output transistors.pdf
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Capacitor-Couple ESD Protection Circuit for Deep-Submicron Low-Voltage CMOS ASIC.pdf
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Complementary-LVTSCR ESD protection circuit for submicron CMOS VLSI ULSI.pdf
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Electrostatic discharge protection design for mixed-voltage CMOS IO buffers.pdf
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ESD implantation for subquarter-micron CMOS technology to enhance ESD robustness.pdf
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ESD protection design for mixed-voltage IO buffer with substrate-triggered circuit.pdf
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Latchup Free ESD Protection Design With Complementary Substrate Triggered SCR Devices.pdf
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Latchup prevention by using guard ring structures in a 0.8 μm bulk CMOS process.pdf
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On-chip ESD protection design by using polysilicon diodes in CMOS process.pdf
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Substrate-triggered ESD protection circuit without extra process modification.pdf
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发表于 2010-7-7 17:56:44
