dc综合用的时钟是设计模块的时钟吗

hidedtear · 发表于 2010-7-3 23:25:18

您需要登录才可以下载或查看，没有账号？注册

x

比如设计的频率用的是50MHZ,那DC是的CLK也应该必须是20ns吗？

hidedtear · 发表于 2010-7-3 23:26:47

DC新手，求熟悉综合的人详细讲解下，先谢了

sunny_hua · 发表于 2010-7-4 02:18:16

应该大部分时候是这样的，不过肯定要有一定的裕量的；
而且有的时候，为了系统更好的估算延时，可能会设置一个虚拟时钟，并以为设置相关时间数据
……我也是菜鸟

badegg9 · 发表于 2010-7-4 08:19:18

楼上是对的,除了考虑一定余量以外，大体如此

amormio124 · 发表于 2010-7-5 22:21:27

普遍情况下，3楼是正解

fengzhepianzhou · 发表于 2010-7-6 21:30:50

反正不要时钟太紧了，否则多出来的面积很头疼的。你多几个ns，面积说不定要大十分之一

盗墓者 · 发表于 2011-3-1 14:54:57

15% 余量

yl5495 · 发表于 2011-3-1 15:38:26

综合时时间余量一般是20%，如果设计时钟周期是20ns，建议将综合时时钟设置周期为16ns

manu2110 · 发表于 2011-3-1 18:45:41

thnks

shehuang1987 · 发表于 2011-3-2 21:33:01

一般放宽5%-10%的余量。

[求助] dc综合用的时钟是设计模块的时钟吗