Si和CMOS：延续摩尔定律

ddrr

90nm制造工艺早在2003年1月就已开发成功，但是直到2004年才真正实现量产，距离上一个技术节点已有3年，改变了20世纪90年代中期集成电路技术每24个月出现一个技术节点的发展趋势。90nm制造工艺和130nm工艺相比，绝不仅仅是简单地将连线宽度减少了40nm，而是集成电路制造工艺上一个质的飞跃。
　　因此在向90nm进化过程中遇到的困难也远远高于以前的技术升级，然而，这也为顺利向65nm技术节点发展打下了良好的技术基础。在90nm制造工艺中，采用多项新技术和新工艺。其中应变硅(Strained Silicon)、绝缘硅(SOI，Silicon on insulator)、铜互连技术、低K介电材料的引入等是主要特点。
1、应变硅技术(Strained Silicon)

                               
登录/注册后可看大图

　　应变硅技术是英特尔的90nm工艺中最主要的特色技术。晶体管是一个小开关，决定了电流的通与断，而在现实世界中，我们无法完全地控制电流，必须借助一些附加技术。AMD的SOI(Silicon-on-insulator，绝缘体硅片)就是为了防止泄漏电流和停止电流活动而设计的，应变硅则刚好相反，是为了驱动电流流动而设计的。

　　将待应变硅片放在一种特殊的硅锗底基上，这种硅锗底基的原子间距离比待应变硅片原子间距离大，受底基原子作用，硅片中的原子也将向外运动，彼此间拉开距离，从而减少对电流的阻力。应变硅有效地扩展了晶体管通道区域，把硅直接放到底层的顶部，可以预留更多的空间，更好地扩展到底层上，使上面的硅原子直接和低层相匹配，延伸硅元素到合适的通道中。
　　硅原子有更多的空间后，电阻减少了，增加了电流通过的数量。最终结果是使电流流动强度提高了10—20%，或者使当前的电流更加顺畅，从而提高了晶体管的运行速度，提高了芯片的工作频率。

2、七层铜互连技术

                               
登录/注册后可看大图

　　传统集成电路制造工艺主要采用铝作为金属互连材料(Interconnect)，但是随着晶体管尺寸越来越小，在保持信号的高速传输方面已经受到很大的限制。选用电阻率较小的金属作为互联材料，并选用介电常数较小的介电材料是降低信号延时、提高时钟频率的两个主要方向。由于铜的电阻率较铝小，同时能减少互连层的厚度，通过降低电容达到了减少信号延时的效果，因此，如果配合采用低K介电材料，可以降低信号线之间的耦合电容，信号的转换速度也随之加快，即进一步降低了信号的延时。
　　此外，现有铝材料在器件密度进一步提高的情况下还会出现由电子迁移引发的可靠性问题，而铜的溶点较高，比铝更不容易发生电子迁移。与铝相比，铜可以在更薄的互连层厚度上通过更高的电流密度，从而降低能量消耗。推动铜工艺走向产业化的另一个重要原因就是与传统的铝工艺相比，铜工艺采用了Damascene 工艺，减少了金属互联的层数，从而降低了成本。

　　早在1985年IBM公司就已计划研发用铜替代铝作为芯片上的金属互连材料，但是直到1998年才在诺发公司(Novellus System)的帮助下把该技术应用在实际的集成电路制造工艺中。1999年苹果公司在400 MHz微处理器中采用了铜互连工艺，极大地提升了图形处理能力。
　　2000年英特尔公司推出了采用了130nm铜互连技术的 Tualatin奔腾III处理器。TI、Xilinx、三星、台积电、联电等公司也开始纷纷采用铜互连工艺。此前在130nm、110nm的制造工艺中已经广泛应用了铜互连技术。铜互连材料已经成为110nm以下制造工艺的唯一选择。在90nm制造工艺中，厂商已经广泛采用了七层层铜互连技术，使硅晶圆上的晶体管可达到100M，从而提高芯片性能。
　　除此之外，90nm制造工艺的还其它技术新特性：
·1.2nm氧化物栅极厚度，仅有5个原子层厚。越薄的氧化物栅极越好，超薄的氧化物栅极可以提高晶体管的运行速度
·晶体管长度仅为50nm，而此前的130nm工艺处理器的晶体管长度是70nm—60nm之间
·低K值(绝缘常量)的掺碳氧化物(CDO)绝缘材料，减少线路与线路之间的电容，以提高芯片内的信号速度并降低芯片功耗。这一绝缘材料通过简单的双层堆叠设计实现，非常容易制造。
　　最先采用90nm的处理器是英特尔的Prescott处理器。所有基于Prescott 核心的处理器，无论是低端的Celeron D还是Prescott Pentium 4，都用0.09微米制造工艺生产。区别是前者FSB 仅为133MHz(实际频率533MHz)，L2 Cache 也只有256KB，而后者的FSB 则为200MHz(实际频率800MHz) ，L2 Cache 达到1MB ，当然Celeron D处理器的价格要便宜很多。

　　虽然英特尔在Prescott 中采用更深的管线执行长度设计及0.09微米制造工艺，希望可以大大提高处理器的频率，不过由于在0.09微米中不能有效控制晶体管的电泄漏问题，造成 Prescott的功耗居高不下、频率也难以达到英特尔所希望的水准。所谓泄漏电流，是指晶体管不管导通还是截止(开关)，均有电流流动。由于本来为截止的时候也有电流流动，由此就会造成电量的浪费。
　　泄漏电流造成的耗电量增加是90nm工艺Prescott中非常严重的问题。另外，要想提高晶体管的开关切换速度，即工作频率，设计半导体时必须要使电流在晶体管中易于流动。过去晶体管越小，开关所需的电压就越低，耗电量也就越小。而目前的情况是由此减少的这部分耗电量全部被泄漏电流抵消掉了。当然，半导体制造商那时并非完全没有预料到泄漏电流的增加。
　　降低泄漏电流的技术在90nm工艺时代没有达到实用水平，泄漏电流的增加量也超过了半导体制造商的预想。工作频率普遍超过1GHz的计算机所使用的CPU，这种情况尤为显著。能够采用提高电子迁移率，或者减少泄漏电流通道等泄漏电流降低技术的生产线要借助65nm技术才能完成。
　　因此，英特尔很快就引入了更先进的65nm工艺，让90nm工艺成为英特尔处理器发展中最短命的制造技术。

ddrr

二、充满魅力的65nm制造工艺

                               
登录/注册后可看大图

1、第二代应变硅技术

　　虽然这一代产品晶体管材质较上一代并没有太大变化，但是在漏电方面的改进还是非常显著的。在此前90纳米工艺上，英特尔就没能解决这个问题，电流泄漏造成芯片功耗不降反增，而在65nm中这个问题已经成为有所缓解。这一部分还要归功于在新一代65nm处理器上引入的新一代应变硅技术。

　　在65nm工艺中，虽然绝缘层还是停留在1.2nm，但是借助新一代应变硅技术，晶体管扭曲提升了15％，这样的结果就是漏电减小了4分之一，这样也使的晶体管的响应速度在没有功耗提升的情况下提升了近30%。


　　Intel公司宣称，其第二代应变硅技术使得晶体管的性能提高了10-15％，同时没有电流泄漏增加。缩小20%长度的门极，结合应变硅的效应，英特尔的65nm生产技术逻辑门的交换频率可以达到90nm的1.4倍，换言之，处理器的频率就有着上看6GHz的可能。

　　为了进一步降低漏电流，英特尔也在65nm中导入了NMOS Sleep Transistor技术，目前英特尔将其应用在动态关闭SRAM所用不到的区块，达成降低三倍漏电流的效果。与90纳米技术生产的晶体管相比，65纳米技术在同样的性能情况下可以使电流泄漏减低4倍。这样的话，65纳米技术生产的处理器在没有增加电流泄漏的情况下，提高了性能，目前的扣肉处理器已经验证这一切。

ddrr

2、八层铜互联技术

　　英特尔在65纳米工艺中成功开发出八个铜互联层结构，达到了相当高的工艺水平。在90纳米工艺中，英特尔只能实现7层铜互联结构，而IBM大约在2000年时就成功研发出8层铜互联技术。进入到65纳米工艺之后，英特尔终于实现了8层铜互联结构，每一个芯片可以容纳8个不同的逻辑电路层。层数越多，芯片占据的面积就越小，成本越低，但同时也要面对更多的技术问题。


　　例如，不同的电路层需要用导线连接起来，为了降低导线的电阻(R值)，各半导体厂商都采用金属铜来代替以往的金属铝(这也是“铜互联”的得名由来)。其次，两个电路层之间会产生一定的电容效应(C值)，由导线电阻R和层间寄生电容C共同产生的RC延迟决定着芯片的高速性能。

　　电路层越多，RC延迟就越高，芯片不仅难以实现高速度而且会增加能耗。使用电阻率更低的铜代替铝作为导线，可以一定程度降低RC延迟。但在此之后，电路层之间的寄生电容C对RC延迟就起到主要的影响了。解决这个问题并不难。由于寄生电容C正比于电路层隔绝介质的介电常数K，若使用低K值材料(K<3)作为不同电路层的隔绝介质，问题便迎刃而解了。

　　英特尔为65纳米工艺准备了一种K值很低的含碳氧化物(Carbon Doped Oxide，CDO)。英特尔在晶体管内部使用这种低K值(低介电常数)的新材料主要来提高芯片中的信号速度，而在晶体管之间栅极则使用厚度为1.2纳米的氧化物材料，有利于降低栅极电容，缓解电流泄漏的问题，最终有效降低芯片的功耗。

3、高K值材料

　　与应变硅加速晶体管内电流速度相反，在不同晶体管之间需要更好的绝缘，以避免电流泄漏的问题。在90纳米工艺之前，这个问题并不严重，因为晶体管之间有较长的距离。但转换到90纳米工艺之后，不同晶体管的间距变得非常之短，电流泄漏现象变得异常严重。而为了抵消泄漏的电流，芯片不得不要求更大的供电量，造成的直接后果就是芯片功耗增加。我们可以看到，无论英特尔还是AMD，90纳米工艺制造的产品都没有在功耗方面表现出应有的优势，而按照惯例，每次新工艺都会让同型芯片的功耗降低30%左右。

　　对于65纳米工艺来说，这个问题到了非解决不可的地步。IBM和AMD都采用SOI(绝缘层上覆硅，Silicon On Insulator)技术。不过，英特尔认为SOI技术难度太大，所以没在此花费功夫。当然，他们也认为无法继续用二氧化硅做为晶体管的门-通道之间的绝缘层。为此，英特尔决定采用高K值的氧化物材料来制造晶体管的栅极，英特尔称之为“高K门电介质”(High K gate Dielectric)。

　　高K材料作为栅极电介质，能够在保持或增大栅极电容(即保持或缩小等效栅极氧化物厚度)的同时,还有足够的物理厚度来限制隧穿效应的影响,以降低栅漏电流。这种材料对电子泄漏的阻隔效果可以达到二氧化硅的10000倍，电子泄漏基本被阻断，这样就可以在绝缘层厚度降低到0.1纳米时还拥有良好的电子隔绝效果。

　　不过，使用高K电介质材料来替代二氧化硅要面对许多技术问题，例如高K介质器件的门限电压可能迅速窜升到500毫伏甚至更高，芯片在运行过程中受热升温后，晶体管的门限电压也将以不可预测的幅度来回摆动，这些问题很可能影响芯片的稳定性。为此，找到具有高稳定性的高K值材料至关重要。

　　对于65nm 制造工艺，目前作为栅介质层的高k电介质是含Hf的材料，例如HfSiON。正是由于高K材料得到成功应用，英特尔目前已经在65纳米工艺上遥遥领先对手，该工艺生产的CPU芯片将会具有相当出色的功耗表现，目前Prescott高功耗的麻烦将一去不复返。

ddrr

4、极紫外光刻

在未来的技术中，极紫外光刻(EUV)被认为是最有前途的方法之一，不过其实现难度也相当高，探索至今已经将近三十年，仍然未能投入实用。极紫外光刻面临的关键挑战之一就是寻找合适的光刻胶，也就是用来在芯片层表面光刻出特定图案的材料。它必须对极 紫外辐射非常敏感，这样才能刻出图案，但同时又必须能够抵御随后的蚀刻和其他处理步骤。

　　Intel公司内部一直在用微曝光设备(MET)对各种不同材料进行试验和评估，目的就是寻找一种能够同时满足高敏感度、高分辨率、低线宽粗糙度 (LWR)的光刻胶材料，最近终于取得了重大突破。

　　在国际光学工程学会(SPIE)举行的光刻大会上，Intel就进行了这方面的展示，使用一种正型化学放大光刻胶(CAR)结合极紫 外底层，以及一种相应的漂洗剂，最终达成了22nm半节距(half pitch)分辨率，并满足敏感度和LWR要求。

　　Intel据此骄傲地宣布，经过数十年的不懈努力，极紫外光刻技术已经从研究层面迈向实用，当然了，真正商用仍需时日。