SV（systemverilog）验证资料合集

jerome555 · 发表于 2010-5-7 16:13:59

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概述　　SystemVerilog是一种相当新的语言，它建立在Verilog语言的基础上，是 IEEE 1364 Verilog-2001 标准的扩展增强，兼容Verilog 2001，并新近成为下一代硬件设计和验证的语言。

　　SystemVerilog结合了来自 Verilog、VHDL、C++的概念，还有验证平台语言和断言语言，也就是说，它将硬件描述语言（HDL）与现代的高层级验证语言（HVL）结合了起来。使其对于进行当今高度复杂的设计验证的验证工程师具有相当大的吸引力。

　　这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。它主要定位在芯片的实现和验证流程上，并为系统级的设计流程提供了强大的连接能力
Systemverilog与SystemC　　SystemC和SystemVerilog这两种语言，支持诸如信号、事件、接口和面向对象的概念，但每一种语言又均拥有自己明确的应用重点：

　　●SystemC对于体系架构开发编写抽象事务处理级（TL）模型、或执行建模来说最为有效，特别是对于具有很强C++实力的团队和有基于C/C++ IP 集成要求（如处理器仿真器），以及为早期软件开发设计的虚拟原型来说，更是如此。

　　●SystemVerilog对于RTL、抽象模型和先进的验证平台的开发来说最有效率，因为它具备了执行这方面任务所需的基础架构，例如受限制随机激励生成、功能覆盖或断言。

　　●SystemVerilog显然是描述最终的RTL设计本身的首选语言，不仅在于其描述真实硬件和断言的能力，还在于对工具支持方面的考虑。