Xilinx ISE Design Suite 12.1已发布

abacfaq

ISE® 12 设计套件是面向 Virtex®-6 和 Spartan®-6 FPGA 系列并针对生产力精心优化的工具套件，在降低功耗与成本方面取得了突破性进展。作为业界唯一一款特定领域的设计套件，赛灵思最新版本的发布， 是这一行业屡获殊荣的软件不断发展和演进的又一重要一步，它将进一步提高设计生产力和系统性能，使逻辑、嵌入式、数字信号处理 (DSP) 和系统设计人员能够更轻松地推出更复杂的创新型可编程电子产品，从而加速产品上市进程并提升产品质量。
智能功耗优化
　　降低数字设计功耗是标准的系统要求，随着半导体工艺技术进一步向小型化发展，降低功耗的需求也更加明显。现实情况是，此前用来构建系统的传统设计或 IP 模块几乎没有专门为针对降低功耗而设计的，同时面对市场压力，设计人员也没有时间来修改 RTL 代码以降低功耗。因此，目前部署的大部分设计都存在动态功率效率低下的问题。
　　"时钟门控"用于降低 ASIC 和 FPGA 动态功耗的价值已为人们所熟知，但是，工程师很少有时间手动采用时钟门控技术，特别是在设计日趋复杂、产品上市时间日益缩短的情况下更是如此。ISE 12 设计套件 在这种利用率偏低的时钟门控技术的基础上，推出了首款"智能" FPGA 时钟门控技术，可在综合后自动实施精细粒度功率优化。这种最新优化技术会中止逻辑切片（slice）级上不必要的逻辑和互联转换活动，而无须关闭整个时钟网络就能节省大量电力。
　　这种自动化进程首先采用独特的算法全面分析设计中的顺序元件（主要是寄存器），检测不改变最后逻辑的转换。软件随后创建门控信号，取消不必要的转换，并将其连接至 Virtex-6 和 Spartan-6 中的大量时钟启用 （CE） 引脚。由于与 FPGA 架构 （slice） 中的基本设备群 （cluster） 互联并控制少量的寄存器，因此每个 CE 都理想地适用于功率优化。优化归类到 8 位（或 16 位、32 位等）寄存器构成的设计总线，而后可映射至一个或多个逻辑 切片上，最大限度地提高软硬件实施方案的利用率。
　　ISE 12 设计套件是行业唯一一款提供时钟门控优化的工具，时钟门控优化与布局布线算法相结合，既不会改变（再合成）设计的原始逻辑或处理功能，又不会改变时钟布局。优化创建的更多逻辑平均只增加 2% 的 LUT,对大多数设计的时序没有影响。FPGA 的时钟门控技术并不是新的概念，但采用智能化精细粒度时钟门控技术则是赛灵思 FPGA 所特有的，有望通过赛灵思最新一代架构将动态功耗降低 达30% 之多，从 12.1 版本和 12.2 版本分别开始支持 Virtex-6 FPGA 和 Spartan-6 FPGA.
通过部分重配置降低系统成本
　　部分重配置技术可在不中断其余逻辑工作的情况下下载部分 bit 文件，以修改进行中的FPGA设计。这能大幅扩展 FPGA 的功能，因为包括 BRAM、DSP模块和 IO等在内的几乎 FPGA 所有资源都是可重配置的。除了减小可编程系统的尺寸、重量、功耗和成本之外，部分重配置技术还能支持多种不同的高级 FPGA 应用，如设计安全性和加速可配置计算等新技术。
　　ISE 12 设计套件采用了直观易用的界面，以及与标准 ISE 设计方法紧密配合的简单方法，从而使这种功能强大的技术更加简便易用。通过第四代动态部分重配置技术的设计支持，ISE 用户现在能实现 FPGA 资源的即时重复利用，从而大幅降低系统成本与功耗，可在尽可能小型化的器件中集成最高级的应用。
　　ISE 部分重配置流程现在可利用赛灵思业经验证的 PlanAhead™ 工具及分区技术来实现时序收敛、设计管理与平面规划和设计保存功能。构建可重配置设计的全部细节都在 PlanAhead 环境中管理，而 ISE Partitions则确保多种设计配置常见的逻辑和布线（静态的和可重配置的）绝对相同。这种灵活的工作环境加强了用户控制，改进了对其他自动化特性的访问，如网表分区和 CORE Generator™ IP 流程等。面向 Virtex-4、Virtex-5 和Virtex-6 LXT/CXT FPGA 设计的部分重配置得到 ISE 12.1 版本软件的支持，而对 Virtex-6 HXT/SXT FPGA 系列的支持将分别随 12.2 版本和 12.3版本而推出。
        赛灵思在 2010 年美国光纤通讯研讨会及展览会（2010 Optical Fiber Communication Conference and Exposition）上利用 40GB光纤传输网络 (OTN) 复用转发器应用展示了部分重配置技术的最新发展。该系统采用四个独立端口（客户端信道），支持 OTU2、OC-192/STM-64 和 10GE LAN 业界标准。我们可将部分比特流载入赛灵思 FPGA，只例示当时所需的选定端口，而不是立刻例示所有可能的端口配置，来实现每个通道的即时重配置。相对于不采用部分重配置的情况而言，这种实施方法减少了1/3的使用资源，而且也减小了器件尺寸。
        部分重配置技术甚至打入了太空领域，用于设备在轨“升级”（重配置）。由于静态区逻辑一直处于工作状态，因此我们可在保持通信和与节点保持稳定连接状态下进行设备重配置，这对超远程应用而言至关重要。由于新的配置可以远程上传，因此部分重配置还大幅减少了对成本极高的抗辐射非易失存储器的使用，而这种存储器通常是太空系统所必需的。
生产力更高，性能更强
        ISE 12 设计套件 在设计保存方面采用创新技术，实现了时序结果的可重复性，而且其AMBA 4 AXI4 IP 互操作性实现了整个赛灵思产品系列和目标设计平台上的即插即用设计，将设计生产力提升到全新的高度。新版软件还集成了对 Spartan-6和Virtex-6 FPGA产品的全面生产支持，通过对软件基础架构的大量修改，改善了所有领域的运行时间和设计性能。
基于时序的设计保存
        每年都有更多的设计人员采用FPGA作为其新一代产品的系统平台。系统的复杂性导致设计人员在达到结果质量 (QoR) 要求，甚至在部署保持不变的传统设计模块时，困难重重。努力满足和达到时序要求非常耗时，不仅让人感到苦恼，而且也降低了生产力。一再试图恢复关键模块的时序收敛，即便之后仅对设计方案的非关键部分进行细微修改，工程师常常不得不浪费大量宝贵的开发时间。
        ISE 12 设计套件 的设计保存流程能够解决这一难题，使设计人员能将设计方案的关键时序部分的布局布线进行分区并锁定，并通过可重复的时序结果重复使用实施方案，从而大幅减少了实现时序收敛所需的迭代次数。此外，由于其他设计也采用完全相同的实施方案，因此无须重新验证未修改的模块。由于底层分区技术采用了 HDL 设计的逻辑分层，因此对采用“最佳实践”分层规则的设计方案而言，可最大限度地提高 QoR。这种新的分区技术在 ISE 12 部分重配置设计流程中也占据重要地位。
即插即用的IP互操作性
        在ISE 12 设计套件 实现的设计效率提高中，具有最深远价值的就是新一代 AMBA 4 Advanced eXtensible Interface (AXI4) 协议的推出。该协议是赛灵思和 ARM 之间的战略合作举措，将目前得到支持的多种互联接口集成到统一的互操作性协议中，能在各种嵌入式、DSP 和逻辑／连接领域中使用。这就消除了用不同互联标准集成多种 IP 模块所面临的设计复杂性，而且还能加速稳健可靠的即插即用 IP生态系统的发展。
        最新 AMBA 4 AXI4 协议采用了高性能点对点信道架构，能最大限度地减少信道流量堵塞，并通过存储器映射事务处理最大化数据吞吐量。赛灵思与ARM合作确保AXI4、AXI4-Lite 和 AXI4-Stream 规范能高效使用寄存器 切片，实现流水线连接，并通过突发性事务处理最大限度地提高Fmax性能，为高速串行 IO 提供无限的突发性尺寸大小。赛灵思预计将在 ISE 12 设计套件.3 版本中提供对 AXI4 IP 的支持。
全面量产、性能更佳
        ISE 12 设计套件 以量产级的加速文件为 Spartan-6 和 Virtex-6 FPGA 器件提供支持，可让 Spartan-6 FPGA -2 速度级的结构性能 (QoR) 平均提升 5%。相对于此前的 ISE 产品而言，经过全面优化的算法将逻辑综合速度提升了 2 倍，将大型设计的实施运行时间平均加快了 1.3倍。ISE 12 还提供了更多量产级的 IP，为视频和图像处理提供了全新 Image Characterization 内核，并为无线应用提供了 3GPP LTE RACH Detector 内核。上述 IP 得到了 Virtex-6 FPGA 多模无线电以及 Spartan-6 FPGA 工业自动化和工业成像目标设计平台的支持，同时也将得到预计将于今年晚些时候推出的 Virtex-6 HXT FPGA 100G OTN 和包处理目标设计平台的全力支持。
        在ISE 12中，嵌入式设计环境因更加紧密的工具集成和自动化向导而得到了显著增强。全新 MicroBlaze 配置向导使嵌入式处理器设计在性能、占位面积和吞吐率方面的优化得以大幅简化。这样，无论是专家级的设计人员，还是刚入行的设计新手，均可快速创建和／或探索有关具体配置的设置选项。此外，嵌入式开发人员还可利用 ISE环境中预配置的集成仿真器 (ISim) 变量和设置来加速设计验证。
平衡功耗、成本和生产力
        ISE 12 设计套件 有望成为近十年来最受欢迎的产品。在要求嵌入式、DSP 和逻辑／连接领域设计人员降低新一代产品功耗、提升性能并降低系统成本的推动下，ISE 12 设计套件 应运而生。ISE 12 能通过在降低功耗与成本方面的软件创新技术让 Virtex-6 和Spartan-6 器件的功能发挥到极致，并同时提升整体设计效率，从而帮助设计人员有效平衡上述要求。ISE 与赛灵思的目标设计平台战略相结合后的潜在优势极其深远，它将为更多软硬件设计人员提供更高级的 FPGA 技术。
        如欲查看详细介绍 ISE 12 设计套件功耗优化方法、设计保存技术和生产力提升的白皮书，敬请访问：www.xilinx.com/cn/ISE 。

qiaobusi

哪里找crack

mounthorse

同问，以前的破解好使吗？

abacfaq

crack在“EDA软件资源共享区”有安富利的pj，大家自己去找

linux2k

Does the crack unlock the partial reconfiguration feature?

ryo03

5# linux2k

请问12。2主要是哪个工具支持部分动态重构？！因为我刚开始接触，对新器件新工具的PR流程还不是很熟悉。。。
谢谢！

ryo03

1# abacfaq
lz我把子版翻了个底朝天,也没有看到你说的PJ啊，麻烦给各链接或者上传一个把！谢谢

ipq262

2# qiaobusi 多谢楼主!!!

uvwxy

感谢LZ分享

zoe0615

謝謝提供資訊。