offset与mismatch是一个意思吗？

artofsleep

layout时size要大，方向一致能减小mismatch
mismatch及电路不对称能引起offset

gbq

”offset是结果，mismatch是引起这个结果的多种原因之一而已。“
同意之。 又如dcr的 dc offset， 就是本振泄露产生的

willy0130

good explanation

badmintonor

12lou jie shi de hao

balancee

额。。。。好专业。。

peterlin2010

如果是 op amp offset
分 symantec offset 會是因為電路設計不當..

一般 會對 mos的 w/L 會匹配 ..
可看台灣 吳介棕 老師的 slide 有提過 .
對 differential input pair 來說, active load  Vgs=Vds (接diode 那顆) = mirror那個 vds
此ｖｄｓ　和 output mos 一樣時 會 offset 小 .

但是一般設計 2 stage opa 會拉大最後一級 driver 能力往往讓 offset 變差.

另個當你電路做好
simulation 完全看不出offset下
還有 process 和layout產生的 random offset .
layout match 只是必須

但是 input mos 使用 W/L 小
會比較ok
如果拿０．５ｕｍ　５ｖ　ｄｅｖｉｃｅ
5/1   sigma_Vth =3.4mv
20/1  sigma_Vth = 1.73mv
20/5   => nmos 是 0.972m   pmos=0.832  所以 又發現一點 , pmos 會比 nmos  offset 小..
40/1   => 1.606   

但是同樣 input 如果 w/L 本來是 5/1 sigma_Vth =3.4mv
, size 放成 40/10   sigma_Vth => 0.54mv ..
可以看到 W/L 拉大會改善   這些ｍｉｓｍａｔｃｈ　是ｆａｂ　提供資料


simulation 是看不出來的 .

Hi volt  20/3  sigmaVth =16mv ==> 看到沒  再發現一點 高壓元件的 offset 是 低壓 9倍多 .
20/5 => 9mv
高壓的 因為 oxide厚 process varion 本來就差 ..

jingxin_xd

谢谢分享

iclover7654321

受教受教

beixujia

但是一般設計 2 stage opa 會拉大最後一級 driver 能力往往讓 offset 變差.
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为什么拉大最后一级驱动能力会使得offset变差捏？？？？？？？？？？？？？？？？？

mcgrady

   

但是一般設計 2 stage opa 會拉大最後一級 driver 能力往往讓 offset 變差.
－－－－－－－－－－－－－－ ...
beixujia 发表于 2010-9-19 12:25

                               
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