求助：veriloga 和hierarchy editor 问题

chenfj1 · 发表于 2010-4-19 21:37:24

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我在cadence中仿真veriloga，出现的提示是：the design does not have any interface nets connecting analog and digital components.you must create at least one interface net in the design in order to run mixed-signal simulation.这个是什么问题？

andami · 发表于 2010-12-20 18:12:41

感谢楼主分享

腐朽的青春99 · 发表于 2013-6-5 14:11:15

veriloga仿真是模拟的，不需要进行模数混合仿真，仿真器仍然用spectre就可以了

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