请问大家如何评估PLL输出jitter？

ccchen95 · 发表于 2010-8-1 22:42:19

很多大大的專業回覆還真不錯

fogworld · 发表于 2010-8-2 21:40:01

一般我的做法是在电源上加一个和PLL带宽同频的方波，用一个计算RMS jitter的verilog-a模块测试输出的clock。
必要时可以用一个加有jitter的参考时钟模块（verilog-a写的，在cadence verilog-a writer 中可以自动生成）。
这种测试方法应该也只能提供一个参考。
ps：保守估计，测试结果大概要比仿真结果大2～3倍。

semico_ljj · 发表于 2010-11-1 11:28:03

nice...

黄继成 · 发表于 2011-4-1 15:29:47

困惑,

jerious11 · 发表于 2014-11-11 22:49:27

我有个问题请教一下：
我现在需要用xilinx spartan6器件锁相环，输入晶振频率没有限制，但是经过PLL倍频后需要125MHz频率输出，且jitter≤50ps，比如输入50M 70M 80MHz都行，我的问题是ISE配置向导中我怎么设置才能在最后的输出125MHz对应的jitter在255ps左右，即有高手能够教我配置向导具体设置方法，十分感谢各位！

CoCo3646 · 发表于 2014-11-19 00:00:52

use Matlab can simulation jetter

尘下之尘 · 发表于 2014-11-20 11:45:50

这个问题疑惑很久了！
在仿真阶段大多时候是对环路进行 tran 仿真，然后用scope 里time domain中的jitter分析直接看结果，这种方式得出的jitter只是反映出静态的失配，如chp的mismatch导致的抖动，并没有把电源噪声，器件噪声包括在内，所以得出的结果肯定跟实测结果是对应不上的！不知道大家都是怎么做的？

greatdilly · 发表于 2015-1-30 10:07:27

学习了

windwithgone · 发表于 2015-6-3 21:03:56

回复 17# tayo134
不能对PLL整体测量jitter吗？你说的这个线性叠加可靠吗？

windwithgone · 发表于 2015-6-3 21:07:01

回复 18# sejimmu
先做HB分析，再测量相位噪声，再将相位噪声转换为jitter
.hbosc tone=2g nharms=10 probenode=outn,vss,0.9
.phasenoise v(outn) dec 10 1k 10e6 method=0 carrierindex=1
.measure phasenoise rms_jitter RMSJITTER phnoise from =1k to =1meg

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