for 循环的问题

gaurson

你这个使用连接赋值也是可以的，毕竟encode其他位置你也要赋值嘛。

wodeqinshi709

感觉楼主把verilog当c来写了  你要是搞清楚for语句怎么综合出来的 那你就知道原因了。。。。

wodeqinshi709

毕竟是硬件电路。。。还有I的位宽没定义吧

pudongsky

没有硬件概念。for循环必须确定i的值才能综合。
falloutmx 发表于 2010-4-1 09:32

                               
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正确，位宽里面不能有i，我是这样理解的

qlengyu

请注意，你用的是verilog。不是c。你搞出来的东西是硬件电路。不是跑在cpu上的程序。强烈建议不要用for。以便更好对电路结构控制。刚开始肯定不习惯。但是对以后深入理解和应用有好处。
wycawyc 发表于 2010-4-1 10:51

                               
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说得太好了，顶一个

reinhart

这样应该是可以的啊，你要不是一下 把for 套在 always外面

cloudxj

顶顶，高手解释透彻点

xaaa001

时代变了！现在综合工具对for支持的很好了！
你这样写！
encode[52-i*7+:4]<=data_in[28-i*4+:4];
这样就可以了，这个是verilog2001的增量下标的语法！

foggerwoody

定义成int

wbs605697131

http://blog.163.com/yunwang2008@126/blog/static/11531450320107414623395/


我也遇到这个问题了   第13 个问题

13.Verilog-2001向量部分选择
在Verilog-1995中，可以选择向量的任一位输出，也可以选择向量的连续几位输出，不过此时连续几位的始末数值的index需要是常量。而在Verilog-2001中，可以用变量作为index，进行part select。
     

      [base_expr +: width_expr] //positive offset
      [base_expr -: width_expr] //negative offset
     

      其中base_expr可以是变量，而width_expr必须是常量。+：表示由base_expr向上增长width_expr位，-：表示由base_expr向上递减width_expr位。例如：
     

      reg [63:0] word;
      reg [3:0] byte_num; //a value from 0 to 7
      wire [7:0] byteN = word[byte_num*8 +: 8];
     

      如果byte_num的值为4，则word[39:32]赋值给byteN。