关于FPGA上实现LVDS接口传输遇到的问题

心之光华 · 发表于 2010-3-31 09:51:30

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我使用的ALTERA的一款STRATIXIII芯片的中的LVDS接口，采用的CDR模式，输入时钟频率为105M，输入数据率为420Mbps，解串因子为4，理论上输出的rx_divfwdclk（CDR）时钟是不是应该就等于105M呢？
但是，我对rx_divfwdclk时钟测量下，结果没有105M（这个对我很重要，因为后面我要去帧头处理），比105M小，请问达人这是怎么回事？

注：数据（加了帧头）是从另外一块采用了CYCLONEII芯片的板子上传送过来的（通道7，解串因子4，输出数据速率420Mbps）。