求助高手

lifan5

* 5 pole eliptic low pass SC biquad filter
// user specified variables
#define CLOCK_FREQ 25kHz
#define CLOCK_TRANS 1us
#define INPUT_FREQ 500_Hz
#define INPUT_AMPL 1_V
#define VDD 5_V
#define VSS (-5_V)
#define VREF 750mV
// derived variables
#define CLOCK_PERIOD (1/CLOCK_FREQ)
#define CLOCK_WIDTH  (CLOCK_PERIOD/2-2*CLOCK_TRANS)
global gnd vdd vss
simulator lang=spectre
OA1  (net212 net279 gnd ref)  opamp
OA2  (net276 net285 gnd ref)  opamp
OA3  (net222 net293 gnd ref)  opamp
OA4  (net298 out gnd ref)     opamp
OA5  (net218 net76 gnd ref)   opamp
M9   (net120 phi2 gnd vss)    nmos w=5um l=2um
M10  (net120 phi1 net76 vss)  nmos w=5um l=2um
M13  (net175 phi2 gnd vss)    nmos w=5um l=2um
M12  (net145 phi2 gnd vss)    nmos w=5um l=2um
M14  (in phi1 net175 vss)     nmos w=5um l=2um   
M16  (net278 phi2 gnd vss)    nmos w=5um l=2um
M17  (net184 phi1 gnd vss)    nmos w=5um l=2um
M18  (net279 phi2 net184 vss) nmos w=5um l=2um   
M19  (net278 phi1 net276 vss) nmos w=5um l=2um   
M20  (net273 phi2 gnd vss)    nmos w=5um l=2um
M21  (net273 phi1 net285 vss) nmos w=5um l=2um   
M22  (net208 phi2 gnd vss)    nmos w=5um l=2um
M23  (net282 phi2 gnd vss)    nmos w=5um l=2um
M24  (net76 phi1 net208 vss)  nmos w=5um l=2um
M25  (net282 phi1 net212 vss) nmos w=5um l=2um   
M11  (net145 phi1 net218 vss) nmos w=5um l=2um   
M26  (net292 phi2 net222 vss) nmos w=5um l=2um   
M27  (net285 phi2 net226 vss) nmos w=5um l=2um   
M28  (net292 phi1 gnd vss)    nmos w=5um l=2um
M29  (net226 phi1 gnd vss)    nmos w=5um l=2um
M30  (net299 phi2 out vss)    nmos w=5um l=2um
M31  (net299 phi1 gnd vss)    nmos w=5um l=2um
M32  (net296 phi2 net298 vss) nmos w=5um l=2um   
M33  (net293 phi1 net250 vss) nmos w=5um l=2um   
M34  (net250 phi2 gnd vss)    nmos w=5um l=2um
M35  (net296 phi1 gnd vss)    nmos w=5um l=2um
Vdd  (vdd gnd)                vsource type=dc dc=VDD
Vss  (vss gnd)                vsource type=dc dc=VSS
Vref (ref vss)                vsource type=dc dc=VREF
Vphi1 (phi1 gnd)              vsource type=pulse val0=VSS val1=VDD
+          period=CLOCK_PERIOD width=CLOCK_WIDTH
+          rise=CLOCK_TRANS fall=CLOCK_TRANS
+          delay=CLOCK_TRANS-CLOCK_PERIOD
+          fundname="clock"
Vphi2 (phi2 gnd)              vsource type=pulse val0=VSS val1=VDD
+          period=CLOCK_PERIOD width=CLOCK_WIDTH
+          rise=CLOCK_TRANS fall=CLOCK_TRANS
+          delay=CLOCK_TRANS-CLOCK_PERIOD/2
+          fundname="clock"
Vin  (in gnd)                 vsource type=dc pacmag=1.0
+          ampl=INPUT_AMPL freq=INPUT_FREQ
+          fundname="input"
C3   (net218 net76)           capacitor c=2.8043pF ic=0
C7   (net145 net175)          capacitor c=1.0004pF ic=0
C9   (net145 net120)          capacitor c=1pF ic=0
C11  (net282 net273)          capacitor c=1pF ic=0
C12  (net276 net76)           capacitor c=1pF ic=0
C13  (net278 net184)          capacitor c=1.123pF ic=0
C14  (net212 net279)          capacitor c=1.4336pF ic=0
C15  (net282 net208)          capacitor c=1pF ic=0
C16  (net276 net285)          capacitor c=5.2996pF ic=0
C17  (net212 net285)          capacitor c=2.3548pF ic=0
C18  (net222 out)             capacitor c=1pF ic=0
C19  (net298 out)             capacitor c=6.2148pF ic=0
C20  (net292 net226)          capacitor c=2.205pF ic=0
C21  (net222 net293)          capacitor c=3.9618pF ic=0
C22  (net296 net250)          capacitor c=3.0063pF ic=0
C23  (net298 net285)          capacitor c=1pF ic=0
C24  (net292 net299)          capacitor c=2.2021pF ic=0
subckt opamp (minus out plus ref)
    Cload  (out vss)                   capacitor c=15pF
    M8     (net105 net87 vdd vdd)      pmos  w=18um l=5um
    M7     (net113 net113 vdd vdd)     pmos  w=12um l=5um
    M6     (out net113 vdd vdd)        pmos  w=70um l=10um
    M5     (net87 net87 vdd vdd)       pmos  w=12um l=5um
    M4     (net105 net105 vss vss)     nmos  w=11um l=5um
    M3     (out net105 vss vss)        nmos  w=40um l=10um
    M2     (net120 ref vss vss)        nmos  w=84um l=5um
    M1     (net113 plus net120 net120) nmos  w=230um l=5um
    M0     (net87 minus net120 net120) nmos  w=230um l=5um
ends opamp
simulator lang= spice
.model nmos nmos level=2 vto=0.7 kp=105.0e-6 gamma=1.36 phi=0.747 cgso=3.45e-10
+   cgdo=3.45e-10 cgbo=1.47e-10 cj=3.2e-4 cjsw=9e-10 js=1e-4
+   tox=2e-8 nsub=5e16 tps=1 xj=4e-7 ld=4e-7 uo=600.1 ucrit=8e4
+   uexp=0.15 mj=0.5 rsh=20 utra=0.3 kf=6e-24 lambda=0.02 vmax=5e4
+   xqc=0.49
.model pmos pmos level=2 vto=-7.00000000E-01 kp=35.0e-6 gamma=0.59 phi=0.66
+   cgso=3.45e-10 cgdo=3.45e-10 cgbo=1.47e-10 cj=2e-4 cjsw=4.5e-10
+   js=1e-4 tox=2e-8 nsub=5e15 tps=-1 xj=4e-7 ld=5e-7 uo=202
+   ucrit=8e4 uexp=0.15 mj=0.5 rsh=95 utra=0.3 kf=3e-24
+   lambda=0.015 vmax=5e4 xqc=0.49
simulator lang= spectre
ahdl_include "sh.va"
SH1 (sout gnd out gnd) sh period=40us tdelay=39us aperture=200ns tc=20ns
// PSS analysis (sets periodic operating point)
clockAlone pss fund=CLOCK_FREQ saveinit=yes maxacfreq=6MHz \
  writefinal="%C:r.ic" tstab=1.5ms swapfile="swap"
// Measure transfer functions (use if only interested in gain)
TFin pac stop=10kHz lin=200
// Measure transfer functions (use to get all transfer functions including PSR)
unsmpldTFall (out gnd) pxf stop=10kHz lin=200 maxsideband=5
smpldTFall (sout gnd) pxf stop=10kHz lin=200 maxsideband=5
// Measure noise
unsmpldNoise (out gnd) pnoise start=100 stop=25kHz maxsideband=200
smpldNoise (out gnd) pnoise start=0_Hz stop=0.5*CLOCK_FREQ maxsideband=200 \
  noisetype=timedomain noisetimepoints=[0] numberofpoints=1
// Measure harmonic distortion
enableVin alter dev=Vin param=type value=sine
harmDisto qpss funds=["clock" "input"] maxharms=[0 5] tstab=10/INPUT_FREQ

lifan5

这个网表文件是后缀是.ckt
里面的运放的模型中对应的节点是哪一个对着哪一个，还有mos管列写时候的漏源栅衬底和spice中的次序是一样的吗。望高手能帮我忙解答。
我现在需要讲它转换成pspice里面进行仿真，我该注意什么？

lifengyang

这是输出文件？hspice建模节点是自己设的 mos的次序是d g s b ，他东西都给你了 ，你把电路整出来，写出来网表没有这么长 自己看看教程写写吧