相当经典的设计方法Verilog实现数据排序的代码

alyssa · 发表于 2013-8-28 08:35:10

不知道该说啥好了

luoyi_51 · 发表于 2013-9-1 20:52:06

看看，感谢共享啊

rxan · 发表于 2017-3-18 15:16:48

十分感谢呀，看看

kaxifa · 发表于 2017-3-18 19:35:59

xuexi

kfq_myself · 发表于 2017-3-18 22:08:03

很好啊，谢谢分享

FPGA小小 · 发表于 2017-3-19 10:15:31

学习中谢谢

tomdong074 · 发表于 2017-3-21 20:08:41

eetop.cn_sorting_order

huakaimanlin · 发表于 2022-6-15 15:52:09

垃圾，拿这来骗分来了。

luofei2021 · 发表于 2022-6-16 11:33:00

谢谢分享

xhopo · 发表于 2023-8-22 14:04:42

感觉通过task和always for的方式实现一个排序电路不利于ECO和优化，且纯组合逻辑会占用过多的资源，并不是一个很好的实现

[资料] 相当经典的设计方法Verilog实现数据排序的代码