On and Off-Chip Crosstalk Avoidance in VLSI Design

yimingxn · 发表于 2010-3-7 01:11:38

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On and Off-Chip Crosstalk Avoidance in VLSI DesignDuan, Chunjie, LaMeres, Brock J., Khatri, Sunil P.

1st Edition., 2010, XXIV, 240 p. 600 illus., 300 in color., Hardcover
ISBN: 978-1-4419-0946-6

Presents a novel way to combine chip and package design, reducing crosstalk so that VLSI systems can be designed to operate significantly faster
Provides a comprehensive set of bus crosstalk cancellation techniques, both memoryless and memory-based
Offers a battery of approaches for VLSI designers to use, depending on the amount of crosstalk their designs can tolerate and the amount of area overhead they can afford

On- and Off-Chip Crosstalk Avoidance in VLSI Design
Chunjie Duan, Brock J. LaMeres and Sunil P. Khatri

Deep Submicron (DSM) processes present many challenges to Very Large Scale Integration (VLSI) circuit designers. One of the greatest challenges is inter-wire crosstalk within on- and off-chip bus traces. Capacitive crosstalk in on-chip busses becomes significant with shrinking feature sizes of VLSI fabrication processes, while inductive cross-talk becomes a problem for busses with high off-chip data transfer rates. The presence of crosstalk greatly limits the speed and increases the power consumption of an IC design.

This book presents approaches to avoid crosstalk in both on-chip as well as off-chip busses. These approaches allow the user to trade off the degree of crosstalk mitigation against the associated implementation overheads. In this way, a continuum of techniques is presented, which help improve the speed and power consumption of the bus interconnect. These techniques encode data before transmission over the bus to avoid certain undesirable crosstalk conditions and thereby improve the bus speed and/or energy consumption. In particular, this book:

Presents novel ways to combine chip and package design, reducing off-chip crosstalk so that VLSI systems can be designed to operate significantly faster;
Provides a comprehensive set of bus crosstalk cancellation techniques, both memoryless and memory-based;
Provides techniques to design extremely efficient CODECs for crosstalk cancellation;
Provides crosstalk cancellation approaches for multi-valued busses;
Offers a battery of approaches for a VLSI designer to use, depending on the amount of crosstalk their design can tolerate, and the amount of area overhead they can afford.

Written for » Research
Keywords » Crosstalk Avoidance - EDA - Electronic Design Automation - Noise Reduction - Off-Chip Communication - On-Chip Communication - VLSI Design - VLSI Packaging
Related subjects » Circuits & Systems - Information Systems and Applications
Table of contentstableOfContentsIntroduction on On-Chip Crosstalk Avoidance. Preliminaries to On-Chip Crosstalk. Memoryless Crosstalk Avoidance Codes. CODEC Designs for Memoryless Crosstalk Avoidance Codes. Memory-based Crosstalk Avoidance Codes. Multi-valued Logic Crosstalk Avoidance Codes. Introduction to Off-Chip Crosstalk. Package Construction and Electrical Modeling. Preliminaries and Terminology. Analytical Model for Off-Chip Bus Performance. Optimal Bus Sizing. Bus Expansion Encoder. Bus Stuttering Encoder. Impedance Compensation. Future Trends and Applications. Summary of Off-Chip Crosstalk Avoidance.

pkf690801 · 发表于 2010-3-7 01:22:33

thanks

smiley · 发表于 2010-3-7 01:26:34

good thanks

pupukid · 发表于 2010-3-7 04:40:51

goodddddddddd

mscyc0909 · 发表于 2010-3-7 14:24:59

On and Off-Chip Crosstalk Avoidance in VLSI Design
Chunjie Duan · Brock J. LaMeres · Sunil P. Khatri
===========================================================
Contents
Part I On-Chip Crosstalk and Avoidance . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1 Introduction of On-Chip Crosstalk Avoidance . . . . . . . . . . . . . . . . . . . . . 3
1.1 Challenges in Deep Submicron Processes . . . . . . . . . . . . . . . . . . . . . . 3
1.2 Overview of On-Chip Crosstalk Avoidance . . . . . . . . . . . . . . . . . . . . 4
1.3 Bus Encoding for Crosstalk Avoidance . . . . . . . . . . . . . . . . . . . . . . . . 9
1.4 Part I Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

2 Preliminaries to On-Chip Crosstalk . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.1 Modeling of On-Chip Interconnects . . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.2 Crosstalk Based Bus Classification . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
2.3 Bus Encoding for Crosstalk Avoidance . . . . . . . . . . . . . . . . . . . . . . . . 24
2.4 Notation and Terminology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

3 Memoryless Crosstalk Avoidance Codes . . . . . . . . . . . . . . . . . . . . . . . . . . 27
3.1 3C-Free CACs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
3.1.1 Forbidden Pattern Free CAC . . . . . . . . . . . . . . . . . . . . . . . . . . 28
3.1.2 Forbidden Transition Free CAC . . . . . . . . . . . . . . . . . . . . . . . 32
3.1.3 Circuit Implementation and Simulation Results . . . . . . . . . . 35
3.2 2C-Free CACs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
3.2.1 Code Construction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
3.2.2 Code Cardinality and Area Overhead . . . . . . . . . . . . . . . . . . . 40
3.2.3 2C Experiments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
3.3 1C-Free Busses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
3.3.1 Bus Configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
3.3.2 Experimental Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
3.4 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

4 CODEC Designs for Memoryless Crosstalk Avoidance Codes . . . . . . . 47
4.1 Bus Partitioning Based CODEC Design Techniques . . . . . . . . . . . . . 47
4.2 Group Complement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
4.2.1 Proof of Correctness . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
4.3 Bit Overlapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
4.4 FPF-CAC CODEC Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
4.4.1 Fibonacci-Based Binary Numeral System . . . . . . . . . . . . . . . 52
4.4.2 Near-Optimal CODEC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
4.4.3 Optimal CODEC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
4.4.4 Implementation and Experimental Results . . . . . . . . . . . . . . . 59
4.5 FTF-CAC CODEC Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
4.5.1 Mapping Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
4.5.2 Coding Algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
4.5.3 Implementation and Experimental Results . . . . . . . . . . . . . . . 67
4.6 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

5 Memory-based Crosstalk Avoidance Codes . . . . . . . . . . . . . . . . . . . . . . . . 73
5.1 A 4C-Free CAC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
5.1.1 A 4C-free Encoding Technique . . . . . . . . . . . . . . . . . . . . . . . . 73
5.1.2 An Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
5.2 Codeword Generation by Pruning . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
5.3 Codeword Generation Using ROBDD . . . . . . . . . . . . . . . . . . . . . . . . . 80
5.3.1 Efficient Construction of Gm(kc−free). . . . . . . . . . . . . . . . . . . . . . 80
5.3.2 An Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
5.3.3 Finding the Effective kC Free BusWidth from GM(kc−free)
5.3.4 Experimental Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
5.4 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

6 Multi-Valued Logic Crosstalk Avoidance Codes . . . . . . . . . . . . . . . . . . . . 87
6.1 Bus Classification in Multi-Valued Busses . . . . . . . . . . . . . . . . . . . . . 88
6.2 Low Power and Crosstalk Avoiding Coding on a Ternary Bus . . . . . 90
6.2.1 Direct Binary-Ternary Mapping . . . . . . . . . . . . . . . . . . . . . . . 90
6.2.2 4X Ternary Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
6.2.3 3X Ternary Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
6.3 Circuit Implementations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
6.4 Experimental Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
6.5 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

7 Summary of On-Chip Crosstalk Avoidance . . . . . . . . . . . . . . . . . . . . . . . . 101

Part II Off-Chip Crosstalk and Avoidance . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
8 Introduction to Off-Chip Crosstalk . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
8.1 The Role of IC Packaging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
8.2 Noise Sources in Packaging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
8.2.1 Inductive Supply Bounce . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
8.2.2 Inductive Signal Coupling . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
8.2.3 Capacitive Bandwidth Limiting . . . . . . . . . . . . . . . . . . . . . . . . 113
8.2.4 Capacitive Signal Coupling . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
8.2.5 Impedance Discontinuities . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
8.3 Performance Modeling and Proposed Techniques . . . . . . . . . . . . . . . 117
8.3.1 Performance Modeling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
8.3.2 Optimal Bus Sizing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
8.3.3 Bus Encoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
8.3.4 Impedance Compensation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
8.4 Advantages Over Prior Techniques . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
8.4.1 Performance Modeling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
8.4.2 Optimal Bus Sizing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
8.4.3 Bus Encoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
8.4.4 Impedance Compensation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
8.5 Broader Impact of This Monograph . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
8.6 Organization of Part II of this Monograph . . . . . . . . . . . . . . . . . . . . . 124

9 Package Construction and Electrical Modeling . . . . . . . . . . . . . . . . . . . . 125
9.1 Level 1 Interconnect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
9.1.1 Wire Bonding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
9.1.2 Flip-Chip Bumping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
9.2 Level 2 Interconnect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
9.2.1 Lead Frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
9.2.2 Array Pattern . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
9.3 Modern Packages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
9.3.1 Quad Flat Pack withWire Bonding . . . . . . . . . . . . . . . . . . . . . 132
9.3.2 Ball Grid Array withWire Bonding . . . . . . . . . . . . . . . . . . . . 133
9.3.3 Ball Grid Array with Flip-Chip Bumping . . . . . . . . . . . . . . . . 134
9.4 Electrical Modeling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
9.4.1 Quad Flat Pack withWire Bonding . . . . . . . . . . . . . . . . . . . . . 135
9.4.2 Ball Grid Array withWire Bonding . . . . . . . . . . . . . . . . . . . . 135
9.4.3 Ball Grid Array with Flip-Chip Bumping . . . . . . . . . . . . . . . . 136

10 Preliminaries and Terminology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
10.1 Bus Construction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
10.2 Logic Values and Transitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
10.3 Signal Coupling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
10.3.1 Mutual Inductive Signal Coupling . . . . . . . . . . . . . . . . . . . . . 140
10.3.2 Mutual Capacitive Signal Coupling . . . . . . . . . . . . . . . . . . . . 141
10.4 Return Current . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
10.5 Noise Limits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

11 Analytical Model for Off-Chip Bus Performance . . . . . . . . . . . . . . . . . . . 145
11.1 Package Performance Metrics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145
11.2 Converting Performance to Risetime . . . . . . . . . . . . . . . . . . . . . . . . . . 146
11.3 Converting Bus Performance to di/dt and dv/dt . . . . . . . . . . . . . . . . . . . . . . 147
11.4 Translating Noise Limits to Performance . . . . . . . . . . . . . . . . . . . . . . 148
11.4.1 Inductive Supply Bounce . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
11.4.2 Capacitive Bandwidth Limiting . . . . . . . . . . . . . . . . . . . . . . . . 150
11.4.3 Signal Coupling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
11.4.4 Impedance Discontinuities . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
11.5 Experimental Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
11.5.1 Test Circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
11.5.2 Quad Flat Pack withWire Bonding Results . . . . . . . . . . . . . . 154
11.5.3 Ball Grid Array withWire Bonding Results . . . . . . . . . . . . . . 156
11.5.4 Ball Grid Array with Flip-Chip Bumping Results . . . . . . . . . 157
11.5.5 Discussion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

12 Optimal Bus Sizing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
12.1 Package Cost . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
12.2 Bandwidth Per Cost . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
12.2.1 Results for Quad Flat Pack withWire Bonding . . . . . . . . . . . 163
12.2.2 Results for Ball Grid Array withWire Bonding . . . . . . . . . . . 164
12.2.3 Results for Ball Grid Array with Flip-Chip Bumping . . . . . . 164
12.3 Bus Sizing Example. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166

13 Bus Expansion Encoder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
13.1 Constraint Equations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
13.1.1 Supply Bounce Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . 168
13.1.2 Signal Coupling Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . 168
13.1.3 Capacitive Bandwidth Limiting Constraints . . . . . . . . . . . . . 170
13.1.4 Impedance Discontinuity Constraints . . . . . . . . . . . . . . . . . . . 171
13.1.5 Number of Constraint Equations . . . . . . . . . . . . . . . . . . . . . . . 172
13.1.6 Number of Constraint Evaluations . . . . . . . . . . . . . . . . . . . . . 172
13.2 Encoder Construction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
13.2.1 Encoder Algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
13.2.2 Encoder Overhead . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
13.3 Decoder Construction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
13.4 Experimental Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
13.4.1 3-Bit Fixed di/dt Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176
13.4.2 3-Bit Varying di/dt Example. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
13.4.3 Functional Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . 182
13.4.4 Physical Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183
13.4.5 Measurement Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

14 Bus Stuttering Encoder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189
14.1 Encoder Construction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189
14.1.1 Encoder Algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
14.1.2 Encoder Overhead . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
14.2 Decoder Construction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
14.3 Experimental Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
14.3.1 Functional Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
14.3.2 Physical Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
14.3.3 Measurement Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197
14.3.4 Discussion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198

15 Impedance Compensation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
15.1 Static Compensator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202
15.1.1 Methodology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202
15.1.2 Compensator Proximity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
15.1.3 On-Chip Capacitors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
15.1.4 On-Package Capacitors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
15.1.5 Static Compensator Design . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
15.1.6 Experimental Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
15.2 Dynamic Compensator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
15.2.1 Methodology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
15.2.2 Dynamic Compensator Design . . . . . . . . . . . . . . . . . . . . . . . . 210
15.2.3 Experimental Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
15.2.4 Dynamic Compensator Calibration . . . . . . . . . . . . . . . . . . . . . 216

16 Future Trends and Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219
16.1 The Move from ASICs to FPGAs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219
16.2 IP Cores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
16.3 Power Minimization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
16.4 Connectors and Backplanes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
16.5 Internet Fabric . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
17 Summary of Off-Chip Crosstalk Avoidance . . . . . . . . . . . . . . . . . . . . . . . 227
References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
Index . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239