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查看: 6206|回复: 7

[求助] 请问同步电流模buck型DCDC测试和最小导通时间?

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发表于 2010-1-27 00:01:44 | 显示全部楼层 |阅读模式

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请教同步电流模buck型DCDC::
1.测试时,是不是怎么测量EA的基准是不是设定值,开环测量怎么测量?
2.最小导通时间是上面管子的最小导通时间吗?怎么去设计,又怎么测量?
发表于 2010-1-27 16:15:22 | 显示全部楼层
1、加些测试辅助信号,将EA接成Unit-gain,如果compensation外接的话,可以从COMP测得基准。
2、电流模下最小导通时间是保证有足够时间对电流信号进行采样。可以根据你的VOUT(MIN)、VIN(MAX)以及Fsw设计,TON(MIN)=D(MIN)/Fsw。测量时,可将芯片设置在最小Duty。
 楼主| 发表于 2010-1-28 18:54:18 | 显示全部楼层
首先感谢你的指导,有点还是不太明白:
1.测量时,可将芯片设置在最小Duty,怎么设置?
2.我正在做此类设计,是不是要在PWM比较器之后强制加上一个最小导通时间的脉宽信号?是不是得比blanking time多一点才合适?
3.自举电容型同步的buck型DCDC.(OSC窄脉冲到PWM前沿为Highside导通时间)
不交叠时钟,是不是得给low side power mos在每个周期内加上一个强制的导通时间,以保证SW(LX)在每个周期都被拉到低,以给自举电容充电?由于不交叠时钟是Highside的下降沿触发Lowside开启,Lowside的下降沿触发Highside开启,怎么去加上这个时间?
发表于 2010-1-31 20:57:33 | 显示全部楼层
我也想知道
发表于 2010-2-1 10:19:55 | 显示全部楼层
shuipihu:
1. 输入最高电压,稳定输出最低能到几伏?Min D=Vout/Vin*T
2.加在采样电路使能控制信号上就好。与blanking time不相干的,只要记high side on开始,到high side off。最小导通时间是为了避开high side 导通时SW(LX)带入的ring noise signal。
3.最小导通时间与blanking time 不太想干,也就不用考虑high side下降沿触发low side,或者low side下降沿触发high side问题了。
 楼主| 发表于 2010-2-21 13:50:54 | 显示全部楼层
5# allentel

谢谢了,还有个问题是:
1.本人采用分段斜波补偿的,但是为什么在小占空比的情况下,仿真后,电感电流出现大小波,亚谐波震荡的情况?
2.若改成不分段的,一段的斜波补偿则输出正常,想请教一下是怎么回事?
发表于 2010-2-23 16:55:02 | 显示全部楼层
从第一点看起来有点像Error Amp的问题,试试加一下bandwidth。
发表于 2010-2-24 10:39:42 | 显示全部楼层
学习了
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