请教pipelined ADC问题

mynameisluojian · 发表于 2015-1-16 14:00:36

小弟最近开始学pipeline ADC了，请各位推荐一些好的入门资料，谢谢

上海大学 · 发表于 2015-1-17 17:56:15

运放和比较器的失调要注意！

上海大学 · 发表于 2015-1-17 17:57:42

pipline核心在前几级

旭日荷田 · 发表于 2015-11-13 16:06:10

回复 3# kunmingcai

我想问问如果adc前面几级的运放输出范围都是满摆幅，但是从第四级开始运放输出摆幅增大，导致后面每级输出摆幅都在累加，这是什么原因？通过仿真功能是没有问题的，只是SFDR小了点，请大牛指教？

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