状态机资料

dake8807 · 发表于 2009-12-30 11:17:11

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状态机资料：
State machine design techniques for Verilog and VHDL.pdf
smdesign.pdf
FSM 设计指导.pdf
Designing Safe VHDL State Machines with Synplify.pdf

希望对大家有帮助啊。

状态机资料.rar (576.14 KB, 下载次数: 30 )

guoaiying · 发表于 2010-1-5 16:32:10

我看看

coolee · 发表于 2010-1-5 22:38:26

thank u

lixqing · 发表于 2010-1-6 03:05:30

Thanks a lot.

binxinnihao · 发表于 2010-1-9 17:58:33

谢谢！

ab227227 · 发表于 2010-7-14 00:46:35

谢谢~

vikingg · 发表于 2010-7-14 09:28:16

谢谢分享

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