关于verilog-A做tran仿真的问题

fengtang2332 · 发表于 2010-4-27 22:29:46

8# ilikethisplace
关于verilog-A debug 的问题，因为我用到的verilog-A都是一些小的模块，所以debug起来很容易。可以试一下，C 或者verilog debug 的软件，可能会兼容。

fengtang2332 · 发表于 2010-4-27 22:32:53

9# fzh
可以看一下ahdLlib中有没有这样的模型，可能是有的

fengtang2332 · 发表于 2010-4-27 22:40:13

这要看你用的是什么系统了，Unix和Linux有些不太一样，不过在编辑器中都可以直接保存 10# ppppchang

woyiu · 发表于 2010-10-20 22:44:11

回复 5# fengtang2332

您好！
在那里写va文件啊？并且怎么生成symbol，还望给予帮助！谢谢了！

0212 · 发表于 2010-10-24 00:14:04

回复 14# woyiu

貌似论坛里有好多veriloga的资料，一步步下来写的都很详细的说。。。

macaren · 发表于 2010-11-24 10:30:51

比较麻烦，不知道能不能像ncsim那样，写几个文件，命令行执行，出结果

moshangcaoxun · 发表于 2010-11-24 19:49:09

用VI编写，:wq为保存且退出命令，建议先用其他编辑器写好，再把对应路径下的veriloga.va替换掉

alvinpp1 · 发表于 2010-11-24 22:23:10

好好学习一下

duoyun · 发表于 2010-11-25 10:57:49

我用的也都是小模块，主要靠输出变量查错。

fengtang2332 · 发表于 2010-11-29 21:15:11

回复 10# ppppchang

如果用vi编辑器打开的话，直接使用vi编辑器的命令保存就可以了。不知道您是用那一种编辑器打开的呢？

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