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楼主: verilog20090412

[求助] 寄存器组与latch的问题？

发表于 2010-1-3 17:09:41 | 显示全部楼层

要搞清楚出现latch的原因：
一般是在组合逻辑中没有完整的赋值
比如If后没有else（只在If中赋值，没有在else中赋值）
或case中没有Default或others

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发表于 2010-2-10 01:28:35 | 显示全部楼层

好复杂~~~~~~~~~~~~~

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发表于 2010-2-10 09:40:40 | 显示全部楼层

第一句就有问题，太长不想细看，
always @ (*)，你到底是要生产组合逻辑还是时序逻辑？

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