请教SSTL的VREF如何设置？

lifengjz

我的设计用Xilinx的SP3，其中BANK3为SSTL18的接口信号，VREF应为0.9V。电路采用1.8V电阻分压产生0.9V，但测量却为0V。我以为只要将该BANK的信号设为SSTL18，工具会自动设置BANK3的VREF脚，是否应专门设置？在哪里设置？应如何操作？

lifengjz

有知道的吗？

pptiger

不用专门设置，需要从外部提供0.9v的参考电压。最好用电源芯片来提供。

lifengjz

我的板上是用2个200欧电阻分压产生0.9V，听说是需要配置才行的，能否在UCF中用
CONFIG VREF=G1,M2,T1,J7,G6,P7;配置，我写了但电压还是不对

pptiger

不需要配置。出现电压不对的情况，应该是其他地方有问题。可以这么测试：不加载FPGA，测量0.9v对不对？

GNULinux

定一个

lifengjz

不加载FPGA，测量0.9v是对的

lifengjz

在UCF中用不用CONFIG VREF=G1,M2,T1,J7,G6,P7;配置，电压均不正确，也看不出差异

lifengjz

我写了很简单的代码来测试，结果还是不对，只有0.333V。
测试代码如下（verilog）：
module testsstl( input clk,  input din,   output [1:0] dout  );
reg [7:0] count;
always@(posedge clk)
        count <= count + 1;
       
assign dout[0] = count[7];
assign dout[1] = din;
endmodule

约束文件如下（ucf）:其中din和dout分配到BANK3，采用SSTL18_II
NET "clk" LOC = A9;
NET "din" LOC = U1;
NET "dout[0]" LOC = J6;
NET "dout[1]" LOC = H4;
#CONFIG VREF  = G1, M2, T1, J7, G6, P7;
NET "clk" IOSTANDARD = LVCMOS33;
NET "clk" DRIVE = 8;
NET "din" IOSTANDARD = SSTL18_II;
NET "dout[0]" IOSTANDARD = SSTL18_II;
NET "dout[1]" IOSTANDARD = SSTL18_II;

lifengjz

问题基本找到了，应该是不需要配置。仔细看了电路，估计是0.9V的电流不够